MOSFET làm sampling switch: Ron, charge injection, clock feedthrough

Con transistor làm switch là thứ bạn sẽ gặp đến phát chán trong mixed-signal. Mọi ADC lấy mẫu tín hiệu lên tụ qua một sample-and-hold switch; mọi switched-cap filter hay SC gain stage chạy bằng các switch đóng/mở theo pha clock; CDAC trong SAR ADC đảo tụ giữa $V_{ref}$ và đất bằng switch; analog mux dồn hàng chục kênh cảm biến vào một ADC là switch; chopper/auto-zero amp đảo cực tín hiệu ở kHz–MHz để dời offset (bài mismatch) — cũng switch. Sang mạch số thì transmission gate là mux, XOR, latch. Học kỹ ba chỗ không lý tưởng của nó một lần, xài lại cả sự nghiệp.

Bản thân con switch rẻ đến khó tin: một MOSFET, kéo gate lên $V_{DD}$ thì dẫn, kéo xuống 0 thì hở. Nhưng nó không phải công tắc lý tưởng ở hai điểm: lúc đóng nó là một điện trở $R_{on}$ chứ không phải dây dẫn, và đúng khoảnh khắc mở nó hắt một gói điện tích ra hai đường, làm lệch chính cái điện áp mình vừa giữ trên tụ.

Bài này dựng ba chỗ không lý tưởng đó từ đầu — on-resistance, charge injection, clock feedthrough — rồi mới ráp số lên con SAR ADC 10-bit đã theo suốt blog. Kết cục hơi ngược trực giác: trên con ADC đó charge injection gần như vô hại, chỉ 0.38 LSB mà phần lớn còn là offset; thứ thật sự giết một NMOS trần lại là $R_{on}$ nổ lên kiloohm và chuyện nó tắt hẳn khi $V_{in}$ vượt ~1.06 V.

---

Mục lục

1. MOSFET đóng — on-resistance $R_{on}$
2. MOSFET mở — charge injection
3. MOSFET mở — clock feedthrough
4. Ráp số lên con ADC 10-bit của blog
5. Chỗ NMOS thật sự chết
6. Bốn cách chữa
7. Khi nào thật sự fail: 1 pF và 100 MSPS
8. Bài học

---

1. MOSFET đóng — on-resistance $R_{on}$

Khi gate ở $V_{DD}$ và điện áp rơi trên switch ($V_{DS}$) còn nhỏ, NMOS ngồi ở vùng triode và cư xử đúng như một điện trở:

$$R_{on} = \frac{1}{\mu_n C_{ox}\dfrac{W}{L}(V_{GS}-V_{th})}$$

Ba điều đọc ra ngay từ mẫu số:

• $R_{on}\propto 1/W$. Muốn switch “cứng” hơn thì làm nó rộng ra — gần như là đòn bẩy duy nhất, vì $V_{GS}$ đã bị ghim ở $V_{DD}$.
• $R_{on}$ đổi theo $V_{in}$. Với NMOS lấy mẫu, source chính là node tín hiệu, nên $V_{GS} = V_{DD}-V_{in}$. $V_{in}$ càng cao thì overdrive $V_{GS}-V_{th}$ càng teo, $R_{on}$ càng lớn. Body effect ($V_{th}$ dâng theo $V_{SB}=V_{in}$) còn đội thêm.
• Có một trần cứng. Khi $V_{in}$ cao tới mức $V_{DD}-V_{in} < V_{th}$, overdrive về 0 và NMOS tắt hẳn dù gate vẫn đang ở $V_{DD}$. Trên 180nm nguồn 1.8 V, chỗ đó rơi vào $V_{in}\approx 1.06$ V — gần nửa thang trên không đi qua nổi một NMOS trần.

Ba điều đó không phải suy đoán square-law tay: hình trên trích thẳng LUT BSIM3 180nm (Murmann gm/ID kit, cùng bộ số bài tụ ký sinh MOSFET), lấy $R_{on} = 1/g_{ds}$ ở $V_{DS}\to 0$ cho đúng con switch 3.3/0.18 µm của bài. Đáy thang $R_{on}\approx 138\ \Omega$; giữa thang ($V_{in} = 0.9$ V) đã leo lên ~0.82 kΩ; và quanh $V_{in} = 1.06$ V $R_{on}$ vọt qua 5 kΩ — switch coi như tắt. LUT là con số đáng tin nhất ở đây; mô hình tay ở mục 4–5 (500 Ω khi bỏ body, ~1 kΩ khi kể body) kẹp quanh nó, đủ để lấy chiều và bậc.

Đó là mặt “đóng”, và nó đã cho thấy hai giới hạn: $R_{on}$ không phẳng, và có một mức $V_{in}$ mà switch đơn giản ngừng dẫn. Hai mục kế nói mặt “mở”.

---

2. MOSFET mở — charge injection

Lúc switch đang đóng, trong kênh có một lớp điện tích đảo. Gate rơi từ $V_{DD}$ về 0, kênh biến mất trong vài trăm picosecond, và gói điện tích đó phải chảy đi đâu đó — một phần ngược về source (nguồn tín hiệu), một phần xuôi về drain, tức node tụ lấy mẫu $C_s$.

Gói điện tích trong kênh, ở triode strong-inversion:

$$Q_{ch} = C_{ox}WL\,(V_{GS}-V_{th}) = C_{ox}WL\,(V_{clk}-V_{in}-V_{th})$$

Phần $\eta$ của nó rơi lên $C_s$ đẩy điện áp đã giữ lệch một bước — chỗ lệch này gọi là charge injection, hay pedestal:

$$\Delta V = \eta\,\frac{Q_{ch}}{C_s}$$

$\eta$ là tỉ lệ chia điện tích giữa hai phía. Lấy $\eta = 0.5$ khi hai đầu cùng trở kháng và clock rơi chậm — first-cut về phía xấu. Clock nhanh cộng nguồn tín hiệu trở kháng thấp kéo $\eta$ xuống, vì điện tích chạy về phía nguồn dễ hơn là ở lại trên $C_s$.

Điểm cần để ý: $Q_{ch}$ phụ thuộc $V_{in}$, qua cả số hạng $-V_{in}$ tường minh lẫn $V_{th}(V_{in})$. Đó là lý do sách hay cảnh báo injection sinh distortion — mục 4 sẽ soi trên con ADC thật thì phần méo đó lớn cỡ nào.

---

3. MOSFET mở — clock feedthrough

Đường thứ hai độc lập hẳn với điện tích kênh. Giữa gate và drain luôn có một tụ overlap $C_{gd}$ (mép gate chồng lên vùng source/drain), và cạnh clock rơi 1.8 V ghép thẳng qua tụ đó xuống node $C_s$ — chính là mũi tên xanh nét đứt trong hình trên. Phân áp điện dung cho:

$$\Delta V_{cf} = \frac{C_{gd}}{C_{gd}+C_s}\,\Delta V_{clk}$$

Khác charge injection ở một điểm quan trọng: $C_{gd}$ overlap gần như thuần hình học, không đổi theo vùng hoạt động (bài tụ ký sinh MOSFET mổ kỹ chỗ này), và $\Delta V_{clk}$ cũng cố định. Nên feedthrough gần như một offset thuần — bước rơi xuống $C_s$ bằng nhau ở mọi $V_{in}$ (hình trên), không bám tín hiệu, và vì thế dễ trừ hơn hẳn so với injection.

---

4. Ráp số lên con ADC 10-bit của blog

Ba công thức trên chỉ có nghĩa khi cắm số thật. Lấy đúng con SAR ADC 10-bit đã theo suốt blog: bài kT/C chốt $C_s = 5$ pF, còn bài op-amp và kickback dùng $R_{sw}\approx 500\ \Omega$ cho $\tau = R_{sw}C_s = 2.5$ ns. Full-scale 1.8 V, nên 1 LSB $= 1.8/1024 = 1.76$ mV, nửa LSB $= 0.88$ mV.

Size cho 500 Ω. Giữa thang $V_{in} = 0.9$ V, bỏ body effect, $V_{GS}-V_{th} = 0.4$ V. Với $\mu_n C_{ox} = 270\ \mu\text{A/V}^2$, để $R_{on} = 500\ \Omega$ cần $W/L = 18.5$; $L = 0.18\ \mu\text{m}$ cho $W = 3.3\ \mu\text{m}$.

Charge injection. $C_{ox} = 8.6\ \text{fF}/\mu\text{m}^2$ (cùng mốc bài kickback/op-amp, không lấy 9.8 của LUT gm/ID vì số đó gồm cả overlap), nên $C_{ox}WL = 5.16$ fF. Cắm vào $\Delta V = \eta Q_{ch}/C_s$ với $\eta = 0.5$:

$V_{in}$	$V_{ov}$ (không body)	$Q_{ch}$	$\Delta V$	theo LSB
0 V	1.30 V	6.71 fC	0.67 mV	0.38 LSB
0.9 V	0.40 V	2.06 fC	0.21 mV	0.12 LSB

Con lớn nhất, ở $V_{in} = 0$, là 0.67 mV = 0.38 LSB — nằm dưới nửa LSB. Pass, và pass vì $C_s$ = 5 pF to, đúng khuôn “may nhờ tụ lớn” mà bài kickback đã chỉ.

Clock feedthrough. Overlap $L_{ov} = 0.015\ \mu\text{m}$ cho $C_{gd}\approx 0.43$ fF, nên $\Delta V_{cf} = C_{gd}/(C_{gd}+C_s)\cdot 1.8 \approx 0.15$ mV. Một offset, coi như không đổi trên thang.

Vậy 0.67 mV kia là distortion hay chỉ là offset? Nếu $V_{th}$ và $\eta$ cố định thì $Q_{ch}\propto (V_{clk}-V_{th}-V_{in})$ là hàm bậc nhất của $V_{in}$:

$$\Delta V = \underbrace{\eta\frac{C_{ox}WL}{C_s}(V_{clk}-V_{th})}_{\text{offset}} \;-\; \underbrace{\eta\frac{C_{ox}WL}{C_s}}_{=\ \alpha}\,V_{in}$$

$\alpha = \eta\,C_{ox}WL/C_s = 0.52\times 10^{-3}$ — sai số gain 0.052%, cỡ nửa LSB nếu ai đo gain tuyệt đối, mà ADC thì thường calib gain. Một đường thẳng không sinh HD.

Ứng viên méo thật là body effect: $V_{th}$ dâng theo $\sqrt{V_{SB}} = \sqrt{V_{in}}$. Cắm $\gamma \approx 0.5\ \text{V}^{1/2}$, $2\phi_F \approx 0.7$ V (mốc 180nm dùng ở các bài khác), vẽ $\Delta V(V_{in})$ rồi trừ đường thẳng best-fit trên 0–0.9 V, phần dư chỉ đỉnh 4 µV — 0.003 LSB. Vài microvolt thì 10-bit không nhìn thấy. Công thức “injection phụ thuộc tín hiệu → distortion” đúng về nguyên tắc, nhưng trên 5 pF với $\eta$ cố định, phần cong theo $\sqrt{V_{in}}$ rơi xuống dưới sàn quantization.

Hai số trong mục này là tính tay, $\eta$ giả định, $V_{th}$ cố định — chúng cho bậc độ lớn. Con số đi vào tape-out vẫn phải đọc từ transient sim đúng khoảnh khắc clock ngắt.

---

5. Chỗ NMOS thật sự chết

Nếu injection chỉ là offset cộng gain, thì cái gì mới giết một NMOS trần? Quay lại đúng hai giới hạn ở mục 1: $R_{on}$ và cutoff.

Panel trái vẽ lại pedestal ở mục 4 — đường xanh (không body) thẳng, đường đỏ (có body) cong nhẹ rồi rơi về 0 khi switch tắt. Panel phải mới là chỗ đau.

Giữa thang, body effect đội $V_{th}$ từ 0.5 lên 0.71 V, overdrive còn 0.19 V, $R_{on} = 1.08$ kΩ tính tay — hơi quá tay so với LUT (0.82 kΩ ở mục 1), vì $\gamma$ và $2\phi_F$ lấy mốc sách chứ chưa extract; số thật nằm giữa hai con đó. Dù chốt ở đâu thì cũng cỡ 1.6–2× mốc 500 Ω dùng để tính $7.6\tau$ ở bài kickback/SAR. $\tau$ không còn 2.5 ns, và vì $R_{on}(V_{in})$ phi tuyến nên DAC settle không đều trên thang. Đây mới là nguồn méo đáng lo, không phải pedestal.

Rồi tới trần cứng: NMOS tắt ở $V_{in}\approx 1.06$ V. Full-scale 1.8 V thì gần nửa thang trên đơn giản là không lấy được, và chỗ này không dính gì tới điện tích — switch đang mở. Đó là lý do CMOS transmission gate và bootstrapped switch tồn tại, chứ không phải vì cái 0.67 mV.

---

6. Bốn cách chữa

Bốn cách, xếp từ rẻ tới đổi kiến trúc. Dummy xử lý pedestal; ba cái kia còn phải chữa luôn $R_{on}(V_{in})$.

Dummy $W/2$, clock đảo. MOSFET phụ, source và drain nối vào node $C_s$, rộng bằng nửa switch chính, gate ăn clock ngược. Lúc switch chính tắt, dummy bật và hút đúng $Q_{ch}/2$ nếu $\eta = 0.5$ và matching tốt. Triệt được phần dễ — offset/gain của inversion charge. Không chữa cutoff, không chữa $R_{on}(V_{in})$, và matching dummy-vs-main giới hạn phần còn lại. Cùng họ với neutralization ở bài kickback: giảm vài lần, không đổi bậc.

CMOS transmission gate. NMOS đổ electron (kéo $V_{Cs}$ xuống), PMOS đổ hole (kéo lên), hai phía bù nhau. Chỗ bẫy: size cho $R_{on}$ khớp thì $W_p/W_n = \mu_n/\mu_p \approx 3$, lúc đó $Q_{ch}$ không khớp vì điện tích tỉ lệ $W\cdot V_{ov}$ chứ không tỉ lệ $\mu W$. Size cho charge khớp ($W_n = W_p$) thì $R_{on}$ PMOS gấp ba. Dù chọn phía nào, hai $V_{ov}$ chạy ngược chiều theo $V_{in}$ nên chỉ triệt đúng một điểm, thường là giữa thang. TG cứu được nửa thang mà NMOS không đi qua, và kéo $R_{on}$ đỡ biến thiên. Người ta dùng vì vậy; injection thì chỉ hết ở một điểm.

Đây là chỗ $R_{on}$ nổ ở mục 5 được chữa, bằng số thật cùng LUT: NMOS (đỏ) tắt khi $V_{in}$ vượt ~1.06 V, PMOS (xanh, $W_p = 3W_n$) tắt đối xứng khi $V_{in}$ tụt dưới ~0.7 V, nhưng mắc song song thì $R_{on}$ (đen) chưa bao giờ vượt ~0.6 kΩ — phủ trọn thang mà một NMOS trần bỏ dở. Đổi lại là điện dung switch và clock gấp đôi (cần cả clock đảo), và như trên, injection chỉ khớp ở một điểm.

Bottom-plate sampling. Đây là câu trả lời analog cho switched-cap.

Tín hiệu vào bottom plate, top plate neo $V_{cm}$. Khoảnh khắc nhạy cảm là lúc mở switch top ($S_1$): nó đang ngồi ở điện áp cố định, nên $Q_{ch}$ của nó không phụ thuộc $V_{in}$. Phần rơi lên $C_s$ vì thế chỉ là offset — calib được; phần còn lại bị nguồn $V_{cm}$ nuốt. Switch bottom ($S_2$) mở sau, khi top đã float, nên injection của $S_2$ không đổi điện tích đã khoá trên $C_s$.

Với SAR, đó là lý do top-plate sampling (một switch, $V_{in}$ trên top) rẻ hơn nhưng linearity kém, còn bottom-plate tốn thêm switch và clock pha nhưng biến injection thành thứ calib được. Cùng họ tư duy với auto-zero ở bài mismatch: đẩy sai số về dạng hằng số rồi trừ.

Bootstrapped switch. Tụ precharge $V_{DD}$, rồi mắc giữa gate và source lúc lấy mẫu, nên $V_{GS}$ khoá ~$V_{DD}$ với mọi $V_{in}$. Hệ quả kép: $R_{on}$ gần như phẳng trên cả thang, và $Q_{ch} = C_{ox}WL\,(V_{GS}-V_{th})$ gần như không còn phụ thuộc $V_{in}$ (body effect còn một chút qua $V_{th}$), tức injection thành offset. Đây là chữa đúng bệnh của mục 5, cái giá là mạch bootstrap: vài transistor cộng tụ, phải cẩn clock và reliability của $V_{GD}$. Low-voltage và ADC nhanh gần như luôn đi đường này.

---

7. Khi nào thật sự fail: 1 pF và 100 MSPS

Trên 5 pF / 1 MS/s, injection 0.38 LSB. Thu nhỏ $C_s$ thì bậc đổi ngay, dù $W$ không đụng.

Bài kT/C đã chỉ: CDAC thermometer/segment kéo $C_s$ về sàn ~1 pF. $\Delta V$ nhân 5 → 3.35 mV = 1.9 LSB ở $V_{in} = 0$. Lúc đó pedestal vượt nửa LSB, dummy/bottom-plate không còn là “cho chắc” mà là bắt buộc. Cùng ngưỡng 3.4 pF mà bài kickback đặt cho comparator: tối ưu $C_s$ nhỏ đi thì cả kickback lẫn injection của switch cùng vượt vạch, dù netlist comparator không đổi một dòng.

Tốc độ: bài kickback đã đặt 100 MS/s, $C_s$ = 500 fF. Ô ~0.6 ns/bit ở đó là ngân sách của switch tham chiếu DAC lúc bit-trial, không phải ô sample. Ngay cả khi sampling switch vẫn 500 Ω ($W$ không béo), $C_s$ chia 10 thì $\Delta V$ nhân 10 → cỡ 2.1 mV = 1.2 LSB giữa thang, 6.7 mV = 3.8 LSB ở $V_{in} = 0$. Nếu ô sample cũng bị ép xuống cùng loại ~0.6 ns, $7.6\tau$ đòi $\tau \approx 79$ ps → $R_{on} \approx 158\ \Omega$, $W \approx 10.5\ \mu\text{m}$, $\Delta V$ nhân thêm ~3 lần nữa, cỡ 6.5 mV = 3.7 LSB giữa thang (first-cut, không body). Đây đúng xung đột $C_s$ lớn cứu biên độ / $C_s$ nhỏ cứu settling, chỉ đổi thủ phạm từ kickback sang chính cái switch.

Corner: biên độ $Q_{ch}$ đi theo $C_{ox}WL\cdot V_{ov}$, hình học gần đứng im; $V_{th}$ và $\mu$ trôi thì $R_{on}$ mới là thứ chạy. Worst case settling vẫn là SS/nóng như bài kickback đã chỉ — mobility tụt, $R_{on}$ lên ~1.6×. Injection thì không có corner “giết” tương đương; thứ giết là $R_{on}(V_{in})$ lúc nóng cộng $V_{in}$ cao.

(Các hệ số nhiệt và $\eta$ là ước lượng điển hình 180nm. Chiều thì tin được; số cuối lấy từ sim corner cộng transient lúc clock ngắt.)

---

8. Bài học

MOSFET-switch có ba đặc tính phải nhớ. Đóng thì $R_{on} = 1/[\mu_n C_{ox}(W/L)(V_{GS}-V_{th})]$, không phẳng theo $V_{in}$. Mở thì hắt điện tích hai đường: charge injection $\eta Q_{ch}/C_s$ bám tín hiệu, và clock feedthrough qua $C_{gd}$ gần như offset.

Tính pedestal trước khi sợ HD. Trên 5 pF, 0.67 mV = 0.38 LSB, phần lớn là offset cộng gain 0.05%. Phần dư sau khi trừ đường thẳng, với $\eta$ cố định, chỉ vài microvolt.

NMOS trần không lấy được full-scale 1.8 V. Cutoff ~1.06 V và $R_{on}$ ~1 kΩ giữa thang mới là lý do có CMOS TG và bootstrap, không phải cái 0.67 mV.

Thu $C_s$ thì bậc đổi. 1 pF → 1.9 LSB; 500 fF ở 100 MS/s → vài LSB dù $W$ chưa béo. Cùng câu chuyện tối ưu $C_s$ mà kickback đã cảnh báo.

Chọn cách chữa theo thứ đang fail. Dummy cho pedestal; bottom-plate biến injection thành offset; bootstrap chữa luôn $R_{on}(V_{in})$ và cutoff. Đắt dần theo đúng thứ tự đó.

---

Tổng kết

• MOSFET-switch: đóng là điện trở $R_{on}$ đổi theo $V_{in}$ và tắt hẳn khi overdrive về 0; mở thì hắt charge injection ($\eta Q_{ch}/C_s$, bám tín hiệu) và clock feedthrough (qua $C_{gd}$, gần như offset).
• Ráp lên con ADC 10-bit / 5 pF: switch 3.3/0.18 µm cho ~500 Ω giữa thang, pedestal tối đa 0.67 mV = 0.38 LSB, feedthrough 0.15 mV.
• $Q_{ch}(V_{in})$ gần tuyến tính → offset + gain; body effect trên 0–0.9 V còn dư vài µV. Méo 10-bit không nằm ở đây.
• NMOS tắt ~1.06 V, $R_{on}$ giữa thang đã 1 kΩ. CMOS TG / bootstrap là để đi hết thang.
• Bottom-plate mở switch ở $V_{cm}$ trước, injection thành offset. 1 pF hoặc 100 MS/s thì pedestal vượt LSB — lúc đó mới phải chữa đúng nghĩa.

---

Tham khảo

• Baker, R. J., CMOS Circuit Design, Layout, and Simulation, 4th ed., §25.1 (The MOSFET Switch) — on-resistance, charge injection, clock feedthrough và cách giảm (dummy, half-size switch); đúng xương sống của bài này, còn bottom-plate sampling nằm ở §25.2.1. Website: cmosedu.com.

• B. Razavi, Principles of Data Conversion System Design, Ch. 6 — sampling, charge injection, clock feedthrough trong ADC; cùng nguồn bài kickback.

• B. Razavi, Design of Analog CMOS Integrated Circuits, phần switched-capacitor — dummy $W/2$, bottom-plate sampling, và vì sao $\eta$ phụ thuộc tốc độ cạnh clock.

• Johns & Martin, Analog Integrated Circuit Design — MOS switch, CMOS TG, bootstrap; góc thiết kế mạch lấy mẫu.

• Bài liên quan: kT/C — $R_{sw}$ không chữa noise, có làm injection tệ hơn; kickback — ngưỡng $C_s$ và xung đột high-speed; tụ ký sinh MOSFET — $C_{gd}$ overlap vs $C_{ox}WL$; two-stage Miller op-amp — buffer $R_{out}\sim 50\ \Omega$ nuốt charge lúc acquisition.