Two-Stage Miller Op-Amp bằng gm/ID — Thiết Kế Bằng Cách Tra Số, Không Đoán Vov

Có một câu hỏi mà thầy hướng dẫn hay ném ra giữa buổi seminar: “Con số này là bao nhiêu?” — và bạn trình bày thường đứng hình. Không phải vì không biết công thức, mà vì trong đầu không có sẵn con số.

Vấn đề là: bộ con số đó rất khó “có sẵn” nếu thiết kế bằng square-law. Công thức $I_D = \frac{1}{2}\mu C_{ox}\frac{W}{L}(V_{GS}-V_{TH})^2$ giả định $V_{TH}$ cố định, $\lambda$ cố định, saturation lý tưởng — ở 180nm trở xuống thì cả ba đều sai. Bạn tính ra một $V_{ov}$ , sim lại lệch, chỉnh tay, lặp lại. Con số không bao giờ “đứng yên”.

gm/ID sửa đúng chỗ đó. Thay vì đoán $V_{ov}$ , bạn chọn một con số — $g_m/I_D$ — rồi tra mọi thứ còn lại (mật độ dòng, $f_T$ , gain nội, noise) từ đường cong đã đặc trưng sẵn từ chính BSIM model của process. Không công thức gần đúng, không $\lambda$ tay.

Bài này đi qua toàn bộ flow một two-stage Miller op-amp 180nm bằng gm/ID — specs dẫn từ ứng dụng SAR ADC, mọi con số tra thẳng từ tool gm/ID Calculator, rồi DC check, noise và corner.

Mục lục

gm/ID là gì — và tại sao nó “đứng yên”
Ba đường cong cần đọc
Specs: dẫn từ SAR ADC
Topology two-stage Miller
Flow gm/ID — 6 bước
Worked design: bảng 7 transistor (số thật)
DC operating point — và bẫy ICMR
Verify: gain · GBW · PM · slew
Noise: thermal, flicker, 1/f corner
L ảnh hưởng gain & noise như thế nào
Trade-off — ba núm vặn, sáu đánh đổi
Worst-case corners
Bài học

1. gm/ID là gì — và tại sao nó “đứng yên”

$g_m/I_D$ là hiệu suất chuyển dòng thành transconductance — bạn “mua” được bao nhiêu $g_m$ trên mỗi ampere. Nó dao động trong dải hẹp, gần như không đổi theo process/temp:

Weak inversion ( $g_m/I_D \gtrsim 20$ ): hiệu suất cao nhất ( $\to 1/(nU_T)\approx 28$ ), gain nội lớn, nhưng chậm và transistor to.
Strong inversion ( $\lesssim 10$ ): nhanh ( $f_T$ cao), nhỏ, nhưng tốn dòng cho cùng $g_m$ và gain nội thấp.
Moderate ( $10$ – $20$ ): vùng cân bằng — nơi phần lớn op-amp sống.

Điểm hay: với một $g_m/I_D$ đã chọn, mọi đại lượng chuẩn hoá là hằng số tra được — không phụ thuộc $W$ hay $I_D$ :

$J_D = I_D/W$ (µA/µm) → cho ra $W = I_D/J_D$
$f_T$ (tốc độ)
$g_m/g_{ds}$ = gain nội $A_{v0}$

Flow đảo lại rất gọn: chọn $g_m/I_D$ → biết $A_{v0}$ , $f_T$ ngay; có $I_D$ → ra $W$ . Con số “đứng yên” vì $g_m/I_D$ gần như bất biến process.

Đường cong đặc trưng từ BSIM model thật của 180nm (gm/ID starter kit của Murmann). Tool ở mục 8 tra đúng bộ dữ liệu đó.

2. Ba đường cong cần đọc

Với mỗi cặp (device, L), starter kit cho ba đường theo trục $g_m/I_D$ — và chỉ ba đường đó đủ để size cả con op-amp:

Đường cong	Đọc ra cái gì	Dùng ở bước nào
$J_D = I_D/W$ (µA/µm)	mật độ dòng → $W = I_D/J_D$	bước 4–5: ra kích thước
$g_m/g_{ds} = A_{v0}$	gain nội của device	bước 6: check DC gain
$f_T$ (GHz)	tốc độ nội tại	sanity check $f_T \gg GBW$

Trục $V^\star = 2/(g_m/I_D)$ chỉ là cách đọc khác của cùng trục hoành — tiện khi cần quy ngược ra $V_{ov}$ để check headroom (mục 7).

Quy luật để nhớ:

Tăng $g_m/I_D$ → $A_{v0}$ ↑, $f_T$ ↓, $J_D$ ↓ (W to ra).
Tăng L → $A_{v0}$ ↑ ( $r_o$ lớn), $f_T$ ↓, $J_D$ ↓ (W cũng to ra).

→ Input pair cần gain + ít noise + đủ slew → $g_m/I_D$ vừa, L vừa. Current source/load cần $r_o$ lớn → L dài, $g_m/I_D$ thấp.

3. Specs: dẫn từ SAR ADC

Specs không nên là bảng con số rơi từ trên trời. Hiểu tại sao mỗi con số tồn tại — ràng buộc nào sinh ra nó — là điều quan trọng hơn người ta nghĩ: nếu không, khi sim fail bạn sẽ không biết kéo thông số nào.

Ứng dụng: op-amp làm sample-and-hold buffer cho SAR ADC 10-bit, $f_s = 1$ MHz trên 180nm.

Tại sao cần op-amp? SAR ADC có sampling cap $C_s \approx 5$ pF. Mỗi lần sample, switch đóng $C_s$ vào source → dòng kickback chạy ngược. Nếu qua source impedance $R_s$ lớn, sụt áp $\Delta V = i_{kb}R_s$ đúng lúc ADC chốt → distortion. Với 10-bit trên 1.8V, 1 LSB ≈ 1.76 mV — glitch vài chục mV là sai 5–6 LSB. Op-amp buffer cho $R_{out}\sim 50\ \Omega$ + feedback chủ động bù dòng → glitch kickback hồi phục nhanh ( $\tau=R_{out}C_s\approx 250$ ps → < 2 ns; đây là recovery của glitch, không phải thời gian settle tín hiệu 150 ns nói ở ngay dưới).

Dẫn từng spec:

DC gain: unity-gain buffer, sai số $\epsilon \approx 1/A_v$ . 10-bit, 0.5 LSB → $A_v \ge 1/0.05\% = 2000$ → 66 dB. Gain là đại lượng trôi mạnh nhất theo corner ( $r_o$ giảm ở FF/nóng) → margin ~1.4× → ≥ 69 dB.
Chia thời gian: acquisition $t_{ACQ}\approx 300$ ns gồm hai pha nối tiếp — slew 150 ns rồi settle 150 ns.
GBW: pha settle 150 ns phải đạt 10-bit ( $<0.05\%$ ): $t_{settle}/\tau > \ln(2000)\approx 7.6$ với $\tau = 1/(2\pi\,GBW)$ → $GBW > 8$ MHz. Margin PVT ~1.25× → ≥ 10 MHz.
Slew rate: step $0.8\times$ full-scale ( $1.44$ V) trong pha slew 150 ns → $SR \ge 9.6$ V/µs → ≥ 10 V/µs. (Step full-scale đủ 1.8 V cần 12 V/µs, nhưng đó là ca hiếm — chấp nhận pha slew dài hơn, ăn vào margin của pha settle.)
PM: unity-gain với $C_L$ capacitive → ≥ 60° tránh ring.
$C_L = C_s = 5$ pF — cứng.
Power ≤ 1 mW.

Spec	Nguồn gốc	Giá trị
DC gain	10-bit, 0.5 LSB (66 dB) + margin	≥ 69 dB
GBW	settle 150 ns + margin	≥ 10 MHz
SR	0.8×full-scale / slew 150 ns	≥ 10 V/µs
PM	tránh ring với $C_L$	≥ 60°
$C_L$	$C_s$ của ADC	5 pF
Power	budget front-end	≤ 1 mW

Khi sếp hỏi “GBW bao nhiêu?”, câu trả lời đúng không phải “10 MHz” — mà “10 MHz, vì ADC cần settle 10-bit trong 150 ns (nửa sau của 300 ns acquisition), tối thiểu 8 MHz, chọn 10 cho margin PVT.”

4. Topology two-stage Miller

Stage 1: PMOS input pair (M1,M2) + NMOS mirror load (M3,M4), tail PMOS (M5). Output = node A.
Stage 2: NMOS common-source (M6) + PMOS current-source load (M7).
Miller comp: $C_c$ + nulling resistor $R_z$ giữa A và OUT — tách dominant/non-dominant pole và dời RHP zero.

5. Flow gm/ID — 6 bước

Công thức nền — từ đâu ra

Ba kết quả small-signal của two-stage Miller-compensated op-amp dưới đây là chuẩn sách giáo khoa (chứng minh đầy đủ: Razavi Design of Analog CMOS IC Ch.10, Allen–Holberg CMOS Analog Circuit Design Ch.6) — ở đây chỉ lấy kết quả để ráp vào flow:

Đại lượng	Công thức	Từ đâu
Unity-gain (GBW)	$GBW = \dfrac{g_{m1}}{2\pi C_c}$	pole-splitting: $C_c$ bị Miller nhân ở ngõ ra stage 1 → dominant pole; $g_{m1}$ nạp vào $C_c$
Non-dominant pole	$p_2 = \dfrac{g_{m6}}{C_L}$	pole ngõ ra, $g_{m6}$ lái $C_L$
RHP zero	$z = \dfrac{g_{m6}}{C_c}$	feedforward qua $C_c$ → triệt bằng $R_z = 1/g_{m6}$

Điều kiện PM 60° (rule của Allen–Holberg, đặt zero ≈ 10·GBW để phần phase còn lại không đáng kể): non-dominant pole phải lùi xa, $p_2 \ge 2.2\,GBW$ . Thay $g_{m1}=2\pi\,GBW\,C_c$ vào, $C_c$ triệt tiêu: $g_{m6} \ge 2.2\,\frac{C_L}{C_c}\,g_{m1} = 2.2\cdot 2\pi\,GBW\,C_L$

Phần “gm/ID” của bài chỉ là viết slew theo $g_m/I_D$ thay vì $V_{ov}$ . Từ $SR = I_{tail}/C_c$ , $g_{m1}=(g_m/I_D)_1\,I_{D1}$ và $I_{tail}=2I_{D1}$ : $SR = \frac{I_{tail}}{C_c} = \frac{2\,I_{D1}}{C_c} = \frac{2\,g_{m1}}{(g_m/I_D)_1\,C_c} = \frac{2\,(2\pi\,GBW\,C_c)}{(g_m/I_D)_1\,C_c} = \frac{4\pi\,GBW}{(g_m/I_D)_1}$ $C_c$ tự khử → slew chỉ phụ thuộc GBW và $(g_m/I_D)_1$ , không phụ thuộc $C_c$ .

Sáu bước

$g_{m6}$ từ phase margin — công thức trên: $g_{m6} \ge 2.2\cdot 2\pi\cdot GBW\cdot C_L$ .
$(g_m/I_D)_1$ từ slew — $SR = 4\pi\,GBW \,/\, (g_m/I_D)_1$ → chọn $(g_m/I_D)_1$ đủ thấp để đạt SR.
$C_c$ và $g_{m1}$ : $g_{m1} = 2\pi\, GBW\, C_c$ . Chọn $C_c\gtrsim 0.22\,C_L$ (điều kiện AH để zero không phá PM).
Tra W: input pair từ $(g_m/I_D)_1$ , $I_{D1}=g_{m1} \,/\, (g_m/I_D)_1$ . 2nd stage: $(g_m/I_D)_6$ không tự chọn — bị mirror tầng 1 ghim bằng $(g_m/I_D)_3$ (mục 6) → $I_{D6}=g_{m6} \,/\, (g_m/I_D)_6$ .
Mirror & current sources (M3,4,5,7): tra W theo dòng; load mirror lấy $g_m/I_D$ thấp.
Check: gain (mỗi tầng $g_m/(g_{ds,\text{drive}}+g_{ds,\text{load}})$ — không phải $A_{v0,1}A_{v0,2}$ , xem mục 8), DC saturation, noise → iterate nếu fail.

6. Worked design — số thật từ tool

Bước 1: $g_{m6} = 2.2\cdot 2\pi\cdot 10\text{M}\cdot 5\text{p} = \mathbf{691\ \mu S}$ . Bước 2: $SR = 4\pi\cdot 10\text{M} \,/\, (g_m/I_D)_1 \ge 10$ V/µs → $(g_m/I_D)_1 \le 12.6$ . Chọn $(g_m/I_D)_1 = 12$ (SR = 10.5 V/µs). Bước 3: $C_c = 1.5$ pF → $g_{m1} = 2\pi\cdot 10\text{M}\cdot 1.5\text{p} = \mathbf{94\ \mu S}$ .

Bước 4 có một ràng buộc không được chọn tự do: $(g_m/I_D)_6$ . Gate của M6 nối thẳng vào node A, mà node A chính là $V_{GS}$ của mirror M3/M4 → $V_{GS6} = V_{GS3} = V_{thn}+V_{ov3} = 0.70$ V. Muốn $V_{DS4}=V_{DS3}$ (điều kiện systematic offset = 0, Allen–Holberg), M6 phải nằm cùng mức đảo với M3/M4: $(g_m/I_D)_6 = (g_m/I_D)_3 = \mathbf{10}$ . Mà $g_{m6}=691$ µS đã bị PM ghim cứng → $I_{D6} = 691/10 = \mathbf{69.1\ \mu A}$ , cũng không phải con tự chọn. Đây là chỗ hay bị bỏ sót: hai tầng không độc lập — mirror load của tầng 1 ghim luôn điểm làm việc của tầng 2.

Tra thẳng từ tool (180nm, $V_{DS}=0.9$ V). Lưu ý driver dùng L ngắn (0.5), tải/nguồn dòng dùng L dài (1.0) — M3/4, M5, M7 lấy $L=1.0$ µm cho $r_o$ lớn (mục 2: tải cần $r_o$ lớn → L dài), trực tiếp nâng gain mỗi tầng:

MOS	Vai trò	dev	L (µm)	$g_m/I_D$	$I_D$	W	$g_m$	$A_{v0}$	$f_T$
M1,2	input pair	PMOS	0.5	12	7.85 µA	4.37 µm	94 µS	90	0.79 G
M3,4	mirror load	NMOS	1.0	10	7.85 µA	1.66 µm	78 µS	127	0.97 G
M5	tail	PMOS	1.0	9	15.7 µA	10.7 µm	141 µS	58*	0.27 G
M6	2nd-stage CS	NMOS	0.5	10 (bị ghim)	69.1 µA	7.08 µm	691 µS	99	3.62 G
M7	2nd-stage load	PMOS	1.0	9	69.1 µA	46.9 µm	622 µS	123	0.27 G

Comp: $C_c = 1.5$ pF, $R_z = 1/g_{m6} = 1447\ \Omega$ .

* M5 là ngoại lệ của giả định $V_{DS}=0.9$ V. $V_{SD5}$ thật chỉ 0.23 V (mục 7). Tra lại tại 0.23 V: $A_{v0} = 58$ chứ không phải 123, $J_D$ gần như không đổi (1.41 vs 1.47 µA/µm → $W = 11.1$ µm). Không ảnh hưởng gain — tail không nằm trong đường tín hiệu, nó chỉ vào CMRR — nhưng đừng chép con 123 sang chỗ khác. Các con còn lại đều làm việc quanh 0.7–0.9 V nên tra ở 0.9 V là hợp lệ (sai lệch gain < 0.3 dB).

Mọi cột W/gm/Av0/fT đọc trực tiếp từ tool ở mục 8 — gõ thẳng vào ô $g_m/I_D$ và $I_D$ (đừng dùng V★: nó làm tròn 2 chữ số nên sẽ lệch nhẹ), chọn L, là ra ngay. Đây là chỗ gm/ID khác square-law: bạn không tính W, bạn tra nó.

7. DC operating point — và bẫy ICMR

Bước hay bị bỏ qua nhất. Mọi tính AC giả định transistor saturation ( $V_{DS}\ge V_{ov}$ ). gm/ID cho $V_{ov}$ ngay qua $V^\star$ (overdrive hiệu dụng, $\approx V_{ov}$ ) $= 2 \,/\, (g_m/I_D)$ : $g_m/I_D=12\to V_{ov}\approx 0.17$ V; $=10\to 0.20$ ; $=9\to 0.22$ .

Ở đây $V_{CM}$ = mức common-mode mà hệ thống đưa vào hai input (với SAR buffer: common-mode của tín hiệu lấy mẫu). Nó không nằm trong flow gm/ID — gm/ID chỉ lo AC; $V_{CM}$ là ràng buộc DC do bên ngoài áp đặt. Thử xem cặp PMOS @ 1.8 V với được lên tới đâu.

Tail M5 (PMOS, $V_{ov5}=0.22$ V) là current source (không diode-connected), chỉ cần $V_{SD5}\ge V_{ov5}$ để còn saturation. Node tail vì thế dâng cao nhất tới: $V_{TAIL,\max}=V_{DD}-V_{ov5}=1.8-0.22=1.58\text{ V}$

Để M1/M2 vừa bật vừa saturation cần $V_{SG1}=V_{TAIL}-V_{CM}\ge |V_{thp}|+V_{ov1}$ . Tại trần tail: $V_{CM,\max}=V_{TAIL,\max}-|V_{thp}|-V_{ov1}=1.58-0.5-0.17=\mathbf{0.91\text{ V}}$

Đây là bẫy. Trần $V_{CM,\max}\approx 0.91$ V — đúng bằng mid-rail 0.9 V nhưng margin ≈ 0. Ở −40°C, $|V_{thp}|$ dâng ~0.1 V (hệ số nhiệt âm $\sim\!-1.5$ mV/°C) lên ~0.6 V → $V_{CM,\max}\approx 0.81$ V < 0.9 V → fail (SS process cộng thêm nữa thì càng fail). Tức cặp PMOS @ 1.8 V không cover an toàn được trung rail. Khả thi hay không tùy $V_{CM}$ hệ thống yêu cầu:

$V_{CM}$ hệ thống cần	PMOS pair @ 1.8 V
≤ 0.6 V (thấp)	thừa headroom	✅ khả thi
0.9 V (mid-rail)	đụng trần 0.91, margin ≈ 0	⚠️ qua nominal, fail ở corner
> 1.0 V (cao)	vượt trần	❌ không khả thi

Muốn chắc chắn phủ mid-rail: nâng $V_{DD}\gtrsim 2.5$ V, hoặc dùng low- $V_{th}$ (giảm $|V_{thp}|$ ), hoặc đổi sang NMOS input pair (đối xứng — phủ tốt ICMR phía cao). Đây là ràng buộc phải chốt với system designer trước — số AC đẹp (gain 70 dB, GBW 10 MHz) vẫn có thể đi kèm một block chết vì DC common-mode.

Headroom tại $V_{CM}=0.9$ V (node tail $V_{TAIL}=V_{CM}+|V_{thp}|+V_{ov1}=1.57$ V):

Transistor	$V_{DS}/V_{SD}$ @ $V_{CM}$ =0.9V	$V_{ov}$	Saturation?
M5 tail	$V_{DD}-V_{TAIL}=0.23$ V	0.22	⚠ sát biên — chính chỗ ghim ICMR
M1/M2 diff	$V_{TAIL}-V_{D1}=0.87$ V	0.17	✓ (nhưng $V_{SG1}$ vừa đủ $
M3/M4 load (diode)	$V_{ov3}+V_{thn}\approx 0.7$ V	0.20	✓
M6 / M7 (out ≈ 0.9V)	0.9 V	0.20	✓ (M6 bị node A ghim ở $V_{GS}=0.70$ V)

8. Verify

Chỉ tiêu	Công thức	Kết quả	Spec
DC gain	$\dfrac{g_{m1}}{g_{ds1}+g_{ds3}}\cdot\dfrac{g_{m6}}{g_{ds6}+g_{ds7}}\approx 56\times 57$	70 dB	≥ 69 ✓ (margin 1.2 dB)
GBW	$g_{m1}/(2\pi C_c)$	10 MHz	10 ✓
$p_2$ (PM)	$g_{m6}/C_L$	22 MHz ( $=2.2\,GBW$ )	✓ → PM≈60°
Slew	$I_{tail}/C_c = 15.7\,\mu\text{A} \,/\, 1.5\,\text{pF}$	10.5 V/µs	≥ 10 ✓
Power	$(I_{tail}+I_{D6})\,V_{DD} = 84.8\,\mu\text{A} \times 1.8\,\text{V}$	153 µW	≤ 1mW ✓

⚠️ Gain 2-stage KHÔNG phải tích gain nội $A_{v0,1}\!\times\!A_{v0,6}=90\times99$ . Mỗi tầng có tải $r_o$ song song với device dẫn, nên gain tầng là $g_m/(g_{ds,\text{drive}}+g_{ds,\text{load}})$ — sụt ~4–5 dB so với $g_m/g_{ds}$ đơn lẻ (tải $r_o$ càng lớn càng sụt ít). Cách ra số 56/57: lấy $g_{ds}=g_m/A_{v0}$ từ bảng mục 6 → stage1 $=94/(g_{ds1}+g_{ds3})\approx 56$ , stage2 $=691/(g_{ds6}+g_{ds7})\approx 57$ . Nếu để tải $L=0.5$ µm như driver, gain chỉ 67 dB → fail; phải cho tải $L=1.0$ µm ( $r_o$ lớn) mới đạt 70 dB.

GBW/PM/SR/Power pass thẳng vì gm/ID đặt $g_{m1},g_{m6}$ theo spec rồi mới quy ra dòng; riêng gain phải kéo bằng L của tải — đó là vòng iterate đầu tiên.

⏳ Đang load lookup table... (analytical model đang dùng tạm)

Controls

V★ / (g_m/I_D)VS/A

0.07 V0.60 V

I_D targetµA

1 µA1 mA

V_DSV

0.3 V1.8 V

V_SBV

0.0 V0.9 V

Channel length

Operating Point

Node180nm

TypeNMOS

L0.18 µm

V★0.20 V

VDS0.9 V

VSB0.00 V

gm/ID9.3 S/A

ID30.0 µA

Strong Inversion

● Analytical fallback

Output Metrics

gm/ID

9.3S/A

ID/W

6.95µA/µm

4.32µm

279.6µS

6.7GHz

Cgg

6.68fF

gds/gm

0.016

gm/ID (S/A) vs V★ — all L

* Analytical model (EKV-inspired, calibrated cho 180nm). VDS/VSB chỉ có hiệu lực khi lookup table đã load.

9. Noise: thermal, flicker, 1/f corner

Input-referred noise của two-stage op-amp do stage 1 quyết định. Thermal (γ = 2/3): $\overline{v_{n,th}^2} = \frac{16kT}{3\,g_{m1}}\left(1+\frac{g_{m3}}{g_{m1}}\right)$

Flicker (gate-referred, $\propto 1/WL$ ), tổng input-referred: $\overline{v_{n,1/f}^2} = \frac{K_{Fp}}{C_{ox}W_1L_1\,f} + \left(\frac{g_{m3}}{g_{m1}}\right)^2\frac{K_{Fn}}{C_{ox}W_3L_3\,f}$

Thay số của sizing trên ( $g_{m3}/g_{m1}=0.83$ , $C_{ox}=8.6$ fF/µm², $K_{Fn}\approx 2K_{Fp}$ minh hoạ):

Thành phần	@ 1 kHz
Thermal floor	20.7 nV/√Hz
Flicker M1/M2 (PMOS input)	515 nV/√Hz
Flicker M3/M4 (NMOS load, referred)	697 nV/√Hz
Tổng input-referred	866 nV/√Hz
1/f corner	1.8 MHz

Hai điều rút ra:

M3/M4 vẫn dẫn đầu flicker (~1.35×, ≈1.8× công suất) dù không phải input stage — vì $g_m/I_D=10$ → $J_D$ cao → W nhỏ. Nhưng cắt nó không cần thủ thuật riêng: chính việc chọn $L=1.0$ µm cho tải (vì gain ở mục 8) đã phóng $W_3L_3$ từ 0.40 lên 1.66 µm² → flicker M3/4 tụt từ chỗ áp đảo (~2.75× nếu để $L=0.5$ ) xuống còn 1.35×. Một công đôi việc: L dài cho cả gain lẫn flicker. Muốn thấp hơn nữa thì tăng $W_3L_3$ tiếp.

1/f corner 1.8 MHz — flicker vẫn chiếm gần hết băng hữu ích. Với SAR 1 MHz, noise DC→1MHz hầu như toàn bộ là flicker. Đòn bẩy còn lại: tăng $W_{1}L_{1}$ , tăng $g_{m1}$ , giảm $g_{m3}/g_{m1}$ .

10. L ảnh hưởng gain & noise như thế nào

Giữ $g_{m1}$ và $I_{D1}$ cố định, chỉ đổi $L$ của input pair (tra tool):

L (µm)	W (µm)	$A_{v0,1}$	2-stage gain	$f_T$
0.18	1.11	30	63.2 dB	6.25 G
0.36	2.92	72	68.9 dB	1.51 G
0.50	4.37	90	70.2 dB	0.79 G
0.70	6.47	111	71.3 dB	0.41 G
1.00	9.67	142	72.5 dB	0.20 G

(2-stage gain tính đúng = stage1 · stage2, với tải cố định ở $L=1.0$ .) Gain tăng ~9 dB khi $L$ input từ 0.18 → 1 µm — “free lunch”: chỉ tốn diện tích, không tốn power (vì $g_{m1}$ giữ nguyên). Đây là lý do chọn $L=0.5$ µm cho input pair: 70.2 dB (vừa đủ trên 69 dB) mà $f_T$ chưa quá thấp. $L=0.18$ µm chỉ cho 63 dB — fail nặng; $L=0.36$ ra 68.9 dB — thiếu 0.1 dB, vẫn fail. Margin ở $L=0.5$ chỉ 1.2 dB, nên nếu sim corner ăn mất là phải nhảy lên $L=0.7$ .

11. Trade-off — ba núm vặn, sáu đánh đổi

gm/ID làm trade-off ra mặt qua đúng ba núm: $g_m/I_D$ , L, $I_D$ . Sáu đỉnh hexagon của Razavi (gain · speed · noise · power · swing · linearity) ánh xạ thẳng:

Gain ↑: tăng L hoặc $g_m/I_D$ → đổi lấy speed ( $f_T$ ↓) và diện tích.
Speed ↑: $g_m/I_D$ ↓ (strong inv) hoặc $I_D$ ↑ → đổi lấy power và gain.
Noise ↓: $g_{m1}$ ↑ (thermal), $W_1L_1$ ↑ (flicker) → đổi lấy power và cap.
Power ↓: $I_D$ ↓ → SR và GBW giảm; nhưng gain tăng (dòng thấp → $r_o$ lớn) — trade-off ít người để ý.
Swing/ICMR ↑: $g_m/I_D$ ↑ → $V^\star = 2/(g_m/I_D)$ nhỏ → mỗi con tốn ít headroom hơn → dải output và ICMR rộng ra (mục 7: chính $V_{ov5}$ và $V_{ov1}$ ghim trần $V_{CM}$ ) → đổi lấy speed.
Linearity ↑: $g_m/I_D$ ↓ (strong inversion) → $g_m$ ít phụ thuộc $V_{GS}$ hơn so với weak inversion (quan hệ mũ) → méo thấp hơn ở tín hiệu lớn → đổi lấy power.

Không có thiết kế “tốt nhất” — chỉ có trade-off hợp ứng dụng. Chỗ tốn dòng ở đây là stage 2 (69.1 µA so với 15.7 µA stage 1 — gấp 4.4×): $g_{m6}$ bị ghim cứng bởi $GBW\times C_L$ , mà $(g_m/I_D)_6$ lại bị mirror tầng 1 ghim ở 10 → không lách được bằng $C_c$ lẫn bằng mức đảo.

12. Worst-case corners

First-cut nominal chưa đủ — phải check SS/FF + nhiệt độ:

Corner	GBW	SR	PM	Ghi chú
SS / −40°C	~9.2 MHz ✗	11 V/µs ✓	64° ✓	GBW thiếu ~8%
TT / 27°C	10.0 MHz ✓	10.5 V/µs ✓	60° ✓	nominal
FF / 125°C	~10.7 MHz ✓	15 V/µs ✓	67° ✓

GBW ở SS fail (µ giảm → $g_{m1}$ giảm). Fix: thêm ~30% margin dòng input. Và ICMR: corner này gộp cả SS process (+~0.1 V) lẫn lạnh (+~0.1 V) → $|V_{thp}|$ lên ~0.7 V → trần $V_{CM,\max}$ tụt từ 0.91 còn ~0.71 V → mid-rail fail nặng (mục 7) — phải hạ $V_{CM}$ vận hành hoặc dùng một cách thoát ở mục 7.

13. Bài học

Chọn $g_m/I_D$ , đừng đoán $V_{ov}$ . Một con số → tra ra $A_{v0}$ , $f_T$ , $J_D$ , noise từ model thật. Con số “đứng yên” trong đầu vì $g_m/I_D$ bất biến process.

Đặt $g_m$ trước, dòng sau. GBW ghim $g_{m1}$ ; PM ghim $g_{m6}$ ; SR ghim $(g_m/I_D)_1$ . Chỉ sau đó mới chọn $g_m/I_D$ để đổi ra $I_D$ — và đó là chỗ cân power vs gain/speed.

DC check trước AC. Tính tay $V_{GS},V_{DS}$ từng con lộ ra bẫy ICMR mà flow sizing chưa nói — tốn 10 phút, tiết kiệm hàng giờ debug.

gm/ID làm lộ chỗ tốn dòng sớm (stage 2) và chỗ tốn noise (M3/M4 tải W nhỏ → flicker, cứu bằng L dài). Trade-off ra mặt ngay bước đầu, không đợi sim.

Vẫn phải verify bằng sim ở corner. Bảng trên là first-cut tốt (số từ BSIM lookup), nhưng mismatch, $V_{DS}$ thật, $R_z$ tracking, và SS corner (GBW/ICMR) vẫn cần sim xác nhận.

Tham khảo

P. Jespers & B. Murmann, Systematic Design of Analog CMOS Circuits using gm/ID — sách chuẩn cho phương pháp; bộ gm/ID starter kit dùng cho tool ở bài này.
B. Razavi, Design of Analog CMOS Integrated Circuits, 2nd ed., Ch. 7 (noise), Ch. 9 (two-stage op-amp, gain), Ch. 10 (stability/compensation — pole-splitting, $p_2=g_{m6}/C_L$ , RHP zero, nulling $R_z$ ), Fig. 1.5 (analog hexagon).
Allen & Holberg, CMOS Analog Circuit Design, 3rd ed., Ch. 6 — two-stage op-amp procedure, ví dụ 23-1 (đối chiếu góc square-law).
Razavi, Principles of Data Conversion System Design, Ch. 6 — dẫn specs GBW/SR/noise từ resolution và sampling rate của ADC.