Tụ ký sinh MOSFET — vì sao CGS không phải lúc nào cũng bằng CoxWL

Có lần mình sim AC một tầng khuếch đại, băng thông ra thấp hơn tính tay kha khá. Soát lại thấy lỗi nằm ở đúng một chỗ: lúc ước lượng $C_{gs}$ cho công thức GBW, mình lấy luôn $C_{gs} = C_{ox}WL$ cho nhanh, trong khi transistor đó chạy saturation, vùng mà $C_{gs}$ thực tế nhỏ hơn hẳn. Tra lại trên số liệu mô phỏng thật (BSIM3 180nm) mới thấy rõ độ lệch: ở một design point saturation bình thường, $C_{gs}$ thật thấp hơn $C_{ox}WL$ tới 26%. Công thức không sai, chỉ là mình gán nhầm giá trị của một vùng khác vào.

Cái bẫy này phổ biến hơn mình nghĩ, vì tài liệu nhập môn hay coi $C_{gs}$, $C_{gd}$ như hai con số cố định để cắm thẳng vào công thức pole/zero. Thực tế một MOSFET có tới năm mảnh tụ ký sinh ghép lại, và ba tụ đầu cuối quen thuộc — $C_{GS}$, $C_{GD}$, $C_{GB}$ — là tổ hợp khác nhau của năm mảnh đó tùy theo vùng hoạt động đang chạy. Bài này đi từ cấu trúc vật lý ra công thức, rồi tra thẳng số thật để ráp lại thành mạch tương đương dùng để phân tích AC. Mọi con số cụ thể trong bài lấy từ LUT BSIM3 180nm (Murmann gm/ID Starter Kit), đúng bộ dữ liệu nuôi gm/ID Calculator và bài 5 kiểu current mirror, nên tự tra lại được.

---

Mục lục

1. Năm mảnh tụ ghép nên một MOSFET
2. Tụ overlap và tụ gate — công thức và độ lớn
3. CGS, CGD, CGB đổi theo vùng hoạt động
4. Ráp lại thành mạch tương đương tần số cao
5. Vì sao chuyện này không chỉ nằm trên giấy
6. Tổng kết

---

1. Năm mảnh tụ ghép nên một MOSFET

Nhìn mặt cắt một NMOS: gate poly nằm trên lớp oxide mỏng, hai bên là vùng khuếch tán source/drain, phía dưới là substrate (hoặc well). Từ đúng hình học này sinh ra năm loại tụ ký sinh:

• $C_1$ — overlap giữa gate và source, phần gate trùm lên mép khuếch tán source.
• $C_2$ — tụ gate nội tại, đúng phần gate nằm trên kênh dẫn giữa source và drain.
• $C_3$ — overlap giữa gate và drain, đối xứng với $C_1$.
• $C_5$ — tụ ký sinh từ mép/dây nối của gate ra ngoài vùng active, nhỏ nhưng luôn có mặt bất kể transistor đang bật hay tắt.
• $C_j$ — tụ tiếp giáp giữa vùng khuếch tán source/drain và substrate, về bản chất là tụ của một diode đang phân cực ngược.

Bốn tụ đầu ($C_1, C_2, C_3, C_5$) đều nằm trên đường gate, nên chúng cộng lại thành ba tụ đầu cuối quen thuộc $C_{GS}, C_{GD}, C_{GB}$ theo tỉ lệ khác nhau tùy vùng hoạt động. Đây là phần thú vị nhất, bàn ở mục 3. Riêng $C_j$ đứng độc lập, luôn nằm giữa source/drain và bulk bất kể transistor ở vùng nào, và nó phi tuyến theo điện áp phân cực ngược như mọi tụ tiếp giáp.

---

2. Tụ overlap và tụ gate — công thức và độ lớn

$C_2$ dễ hình dung nhất, nó là tụ song song bản cực tiêu chuẩn với diện tích bằng đúng kênh dẫn hiệu dụng $W_{eff} \times L_{eff}$:

$$C_2 = C_{ox} \, W_{eff} L_{eff}, \qquad C_{ox} = \frac{\varepsilon_{ox}}{T_{ox}}$$

$C_{ox}$ chỉ phụ thuộc độ dày oxide cổng. Node càng tiên tiến, $T_{ox}$ càng mỏng, $C_{ox}$ trên mỗi µm² càng lớn. LUT gm/ID không lưu thẳng $C_{ox}$, nhưng tra ra được từ $C_{GG}$: chọn một điểm deep-triode strong-inversion — $V_{GS}=1.8\ \text{V}$, $V_{DS}\approx 0$, $L=0.5\ \mu\text{m}$, $W=5\ \mu\text{m}$ — nơi $C_{GB}$ đã về gần 0 và toàn bộ $C_2$ hiện diện, ra $C_{GG}=24.6\ \text{fF}$; chia cho $W \times L = 2.5\ \mu\text{m}^2$ được $C_{ox} \approx 9.8\ \text{fF/µm}^2$. (Nói chặt thì $C_{GG}$ tại đây = $C_2 + C_1 + C_3$, gồm cả hai overlap, nên phép chia này hơi cao hơn $C_{ox}$ thuần một chút, nhưng đúng bằng con số $C_{ox}WL$ mà người ta hay cắm vào, nên chính là mốc dùng ở mục 3.) Đây là con số của riêng process, nên tra lại theo PDK đang dùng chứ không nên mặc định từ bài trước sang thiết kế sau.

$C_1$ và $C_3$ là hai tụ overlap, sinh ra vì mask implant source/drain không thể căn chỉnh hoàn hảo với mép gate. Công nghệ luôn chừa một khoảng chồng lấn nhỏ $L_D$ để đảm bảo tiếp giáp source/drain nối liền tới kênh dẫn dù có lệch alignment đôi chút. Khoảng chồng lấn đó tạo ra một tụ song song bản cực dùng cùng $C_{ox}$:

$$C_1 = C_3 = L_D \, W_{eff} \, C_{ox}$$

Vì $L_D \ll L_{eff}$, $C_1$ và $C_3$ luôn nhỏ hơn $C_2$ nhiều lần, nhưng chúng có một đặc điểm quan trọng hơn cả độ lớn: không phụ thuộc vùng hoạt động. Overlap là hình học cố định, có mặt dù transistor tắt hay đang dẫn dòng lớn. $C_5$ cũng vậy, chỉ là tụ rìa từ mép dây gate, nhỏ hơn cả $C_1$ nhưng cũng luôn cố định.

Đây chính là lý do $C_{GD}$ ở saturation gần như đứng yên theo bias: nó chỉ còn overlap $C_3$, phần duy nhất trong bốn tụ mà kênh dẫn — thứ biến thiên theo bias — không chạm tới được.

---

3. CGS, CGD, CGB đổi theo vùng hoạt động

Điểm mấu chốt nằm ở cách điện tích trong kênh dẫn phân bố, và điều đó phụ thuộc thẳng vào vùng hoạt động:

Cutoff. Chưa có kênh dẫn nào hình thành. Gate ghép điện dung xuống substrate qua lớp nghèo hạt tải bên dưới, nên gần như toàn bộ $C_2$ đổ vào $C_{GB}$. $C_{GS}$ và $C_{GD}$ chỉ còn lại phần overlap cố định:

$$C_{GS} = C_1, \quad C_{GD} = C_3, \quad C_{GB} \approx C_2 + 2C_5 \text{ (lớn nhất)}$$

Saturation. Kênh dẫn hình thành nhưng bị pinch-off ở phía drain, nên điện tích trong kênh dồn lệch về phía source. Phân tích charge-partitioning cho ra tỉ lệ kinh điển $\frac{2}{3}$:

$$C_{GS} = C_1 + \frac{2}{3}C_2, \quad C_{GD} = C_3, \quad C_{GB} \approx 2C_5 \text{ (gần 0)}$$

$C_{GD}$ giữ nguyên giá trị cutoff, vì phía drain đã bị pinch-off che chắn khỏi kênh dẫn, chỉ còn overlap $C_3$ nối trực tiếp.

Triode (linear). Kênh dẫn thông suốt từ source tới drain, điện tích chia đều hai phía:

$$C_{GS} = C_{GD} = C_1 + \frac{1}{2}C_2, \quad C_{GB} \approx 2C_5 \text{ (gần 0)}$$

Đó là dự đoán từ mô hình Meyer: đúng hình dạng, nhưng con số cụ thể phụ thuộc process. Mình tra thẳng $C_{GS}$, $C_{GD}$, $C_{GB}$ thật trên LUT BSIM3 180nm (cùng bộ dữ liệu nuôi gm/ID Calculator) tại $L=0.5\ \mu\text{m}$, $V_{DS}=0.9\ \text{V}$, $V_{SB}=0$, quét đủ 73 điểm $V_{GS}$ từ 0 đến 1.8V:

Đường cong thật khớp đúng hình dạng ba vùng: $C_{GB}$ rơi mạnh ngay tại $V_T$ thật ($\approx 0.442\ \text{V}$), $C_{GS}$ tăng vọt qua saturation rồi gần như đi ngang, $C_{GD}$ gần như đứng yên suốt cutoff và saturation. Có một điểm mô hình Meyer lý tưởng không nói tới: ở $V_{DS}=0.9\ \text{V}$, phần “triode” trên đồ thị vẫn còn nông: $C_{GD}$ chỉ mới nhích lên (2.3 → 2.5 fF) chứ chưa hội tụ về bằng $C_{GS}$ như công thức $C_1+\frac12C_2$ dự đoán. Hạ $V_{DS}$ xuống gần 0 (triode sâu thật sự) thì $C_{GS}$ và $C_{GD}$ mới hội tụ rõ hơn, ví dụ ở $V_{GS}=1.8\ \text{V}$, $V_{DS}=0.05\ \text{V}$: $C_{GS}\approx 12.9\ \text{fF}$, $C_{GD}\approx 11.5\ \text{fF}$. Ranh giới ba vùng là một phổ liên tục, không phải công tắc bật/tắt.

Vài điểm số thật, cùng một design point ($L=0.5\ \mu\text{m}$, $V_{DS}=0.9\ \text{V}$, $W=5\ \mu\text{m}$ — quy mô của LUT):

Vùng	$V_{GS}$	$C_{GS}$	$C_{GD}$	$C_{GB}$
Cutoff	0.2 V	2.5 fF	2.4 fF	5.4 fF
Saturation	0.8 V	18.2 fF	2.3 fF	0.9 fF
Triode (nông)	1.6 V	18.8 fF	2.4 fF	0.3 fF

So với $C_{ox}WL = 24.6\ \text{fF}$ (không đổi theo bias, con số nhiều người mặc định dùng): ở cutoff, con số thật chỉ bằng khoảng 10%, tức sai gần 90%; ở saturation, con số thật bằng khoảng 74%, sai khoảng 26%, đúng bằng cái bẫy ở đầu bài; ngay cả ở triode (nông, cùng $V_{DS}=0.9$V) cũng còn sai hơn 20%. $C_{ox}WL$ chỉ đúng gần khi tiệm cận triode sâu, chứ không phải một hằng số dùng được cho mọi vùng.

Tại đúng design point $g_m/I_D=10$ dùng trong bài 5 kiểu current mirror ($L=0.5\ \mu\text{m}$, $V_{DS}=0.9\ \text{V}$, $I\approx 50\ \mu\text{A}$), $V_{GS}$ thật $\approx 0.65\ \text{V}$ — nằm giữa vùng saturation — cho $C_{GS}\approx 18.1\ \text{fF}$, $C_{GD}\approx 2.3\ \text{fF}$, $C_{GB}\approx 1.1\ \text{fF}$. Đây chính là bộ số dùng ở mục 4.

Gộp công thức Meyer thành bảng cho dễ tra:

Vùng	$C_{GS}$	$C_{GD}$	$C_{GB}$
Cutoff	$C_1$	$C_3$	$\approx C_2 + 2C_5$
Saturation	$C_1 + \frac{2}{3}C_2$	$C_3$	$\approx 2C_5$
Triode	$C_1 + \frac{1}{2}C_2$	$C_1 + \frac{1}{2}C_2$	$\approx 2C_5$

Mô hình này gọi là Meyer capacitance model, và nó xuất hiện gần như giống hệt nhau ở mọi textbook CMOS analog vì bám sát đúng vật lý phân bố điện tích trong kênh, và số liệu BSIM3 thật ở trên xác nhận đúng hình dạng đó. Khác biệt chỉ nằm ở chỗ mô hình Meyer coi ranh giới vùng là tuyệt đối, còn simulator hiện đại (BSIM trở lên) dùng mô hình charge-based mượt hơn quanh biên, đúng như đồ thị thật vừa thấy. Nhưng để cầm trong đầu lúc ước lượng tay, ba dòng công thức Meyer vẫn đủ dùng, và đủ để tránh cái bẫy ở đầu bài.

---

4. Ráp lại thành mạch tương đương tần số cao

Ba tụ đầu cuối ở trên chưa phải toàn bộ bức tranh AC. Ở mỗi node, $C_j$ cũng góp mặt, chỉ là đổi tên theo node nó nối tới: $C_{sb}$ ở source-substrate, $C_{db}$ ở drain-substrate. Gộp tất cả lại với hai nguồn dòng phụ thuộc ($g_m v_{gs}$ chủ đạo, $g_{mb} v_{bs}$ từ body effect) và điện trở ra hữu hạn $r_{ds}$, ta có mạch tương đương tần số cao đầy đủ bốn cực:

Tại design point $g_m/I_D=10$ ở mục 3 ($V_{GS}\approx 0.65\ \text{V}$), ba tụ gate mang giá trị thật $C_{gs}\approx 18.1\ \text{fF}$, $C_{gd}\approx 2.3\ \text{fF}$, $C_{gb}\approx 1.1\ \text{fF}$; còn $C_{sb}$, $C_{db}$ vẫn để dạng ký hiệu $\approx C_j$ tại node đó, vì LUT gm/ID này không tách riêng được phần tiếp giáp, cần tra đúng theo PDK khi cần con số chính xác.

Mỗi nhánh trong sơ đồ trả lời một câu hỏi phân tích AC cụ thể:

• $C_{gd}$ là nhánh feedback từ output về input, và chính nó bị nhân lên qua Miller effect khi tầng có gain âm lớn, nên bài toán bù tần số của mọi op-amp hai tầng xoay quanh đúng tụ này.
• $C_{gs}$ nằm trên đường tín hiệu vào, cộng với input capacitance của tầng sau tạo pole đầu vào.
• $C_{gb}$ chỉ đáng kể khi transistor gần cutoff, tình huống này ít gặp trên đường tín hiệu chính, nhưng lại chính là cơ chế mà MOS varactor (tụ biến dung dùng trong VCO) khai thác.
• $C_{sb}$, $C_{db}$ nạp/xả tại đúng node source, drain, và góp vào pole ký sinh ở các node trung gian của tầng nhiều transistor xếp chồng.

Vì $C_{gs}$, $C_{gd}$, $C_{gb}$ lấy giá trị theo đúng bảng vùng hoạt động ở mục 3, mạch tương đương này tự động đổi hình dạng khi bias đổi vùng, không phải một bộ số cố định.

---

5. Vì sao chuyện này không chỉ nằm trên giấy

Ba nhóm hệ quả hay gặp nhất:

• Ước lượng tay GBW hoặc vị trí pole mà dùng nhầm $C_{gs} = C_{ox}WL$ thay vì giá trị đúng vùng: số thật ở mục 3 cho thấy sai số này không nhỏ, khoảng 26% ở saturation, và tới ~90% nếu lỡ tính nhầm cho một transistor đang cutoff. Đủ để khiến người mới nghi ngờ sim thay vì nghi ngờ công thức tay.
• Một transistor trôi từ saturation sang gần triode (do overdrive co lại theo corner, hoặc theo swing tín hiệu lớn) kéo $C_{gd}$ từ chỉ-còn-overlap phình lên bằng cả $C_{gs}$, đúng lúc Miller effect đang nhân tụ đó lên theo gain, tải AC ở input tăng đột ngột ngoài dự tính.
• Switch số dao động giữa on (triode, $C_{gs}$/$C_{gd}$ lớn) và off (cutoff, gần như chỉ còn overlap) quét qua toàn bộ dải giá trị của cả ba tụ trong một chu kỳ đóng cắt, một phần lý do charge injection và clock feedthrough đổi độ lớn theo mức tín hiệu chứ không phải hằng số.

Không cần nhớ số chính xác cho từng trường hợp, chỉ cần nhớ: hỏi “transistor này đang ở vùng nào” trước khi gán giá trị cho $C_{gs}$/$C_{gd}$/$C_{gb}$, thay vì mặc định một công thức duy nhất cho mọi bias.

---

6. Tổng kết

• Một MOSFET có năm mảnh tụ ký sinh vật lý: $C_1, C_3$ (overlap, cố định), $C_2$ (gate nội tại, đổi theo vùng), $C_5$ (rìa gate, nhỏ và cố định), $C_j$ (tiếp giáp, phi tuyến theo bias, tách biệt khỏi bốn tụ trên).
• $C_{GS}, C_{GD}, C_{GB}$ là tổ hợp khác nhau của bốn tụ đầu tùy vùng hoạt động — Meyer model cho ba bộ công thức riêng, và số liệu BSIM3 180nm thật xác nhận đúng hình dạng: $C_{gs} = C_{ox}WL$ cao hơn giá trị saturation thật khoảng 26%, và cao hơn giá trị cutoff thật tới ~90%.
• $C_{GD}$ chỉ đổi ở biên saturation↔triode; $C_{GB}$ chỉ đổi ở biên cutoff↔saturation — hai tụ “phản ứng” với hai ranh giới khác nhau.
• Ba vùng chuyển tiếp liên tục chứ không rạch ròi: ở $V_{DS}$ lớn, phần “triode” trên đồ thị vẫn còn nông và $C_{GD}$ chưa kịp hội tụ về bằng $C_{GS}$ như công thức lý tưởng dự đoán; chỉ thấy được điều này khi tra số liệu mô phỏng thật, không thấy được từ công thức Meyer thuần.
• Mạch tương đương tần số cao đầy đủ gồm ba tụ gate ($C_{gs}, C_{gd}, C_{gb}$), hai tụ tiếp giáp tại node ($C_{sb}, C_{db}$), hai nguồn dòng phụ thuộc, và $r_{ds}$ — mọi phân tích AC tay (Miller, pole đầu vào, pole node trung gian) đều xuất phát từ sơ đồ này.

---

Tham khảo

• Razavi, Design of Analog CMOS Integrated Circuits, chương về mô hình tín hiệu nhỏ tần số cao — dẫn xuất mạch tương đương bốn cực và vai trò từng tụ trong phân tích Miller/pole.
• Johns & Martin, Analog Integrated Circuit Design — trình bày Meyer capacitance model theo vùng hoạt động cùng cách nó nối với mô hình BSIM đầy đủ hơn.
• Murmann, B., gm/ID Starter Kit — bộ dữ liệu BSIM3 180nm dùng cho mọi số liệu $C_{GS}/C_{GD}/C_{GB}/C_{ox}$ thật trong bài; cùng nguồn với gm/ID Calculator và bài 5 kiểu current mirror.