CP-PLL Transient Simulation — Cycle Slip và Quá trình Acquisition

Hai bài trước — Loop Dynamics (transfer function, phase margin, chọn loop filter) và Locking Transient (settling/overshoot small-signal trong time-domain) — đều giả định PLL đã ở gần điểm lock và dao động nhỏ.

Nhưng khi VCO mới khởi động — hoặc khi channel switch làm reference nhảy tần số đột ngột — PLL phải kéo VCO từ $f_{free}$ về $f_{out}$ qua một khoảng lệch lớn. Trong giai đoạn đó, tín hiệu không nhỏ, PFD ở chế độ phi tuyến, và linear model sai hoàn toàn.

Hai câu hỏi mà linear analysis không trả lời được:

• PLL có lock được không khi $\Delta f = f_{out} - f_{free} = 300\ \text{MHz}$?
• Lock mất bao lâu, và xảy ra bao nhiêu cycle slip trước đó?

Để trả lời, cần behavioral transient simulation — mô hình từng khối theo thời gian thực, giải ODE(Ordinary Differential Equation) qua từng chu kỳ reference.

---

Mục lục

1. Behavioral model: từng khối
2. Giải từng chu kỳ reference: hybrid ODE
3. Cycle slip là gì và tại sao xảy ra?
4. Thông số sim và kết quả
5. Ringing sau mỗi cycle slip: nguyên nhân và công thức
6. Pull-in range và giới hạn acquisition
7. Bài học cho engineer

---

1. Behavioral model: từng khối

PLL gồm bốn khối. Mô hình behavioral thay mỗi khối bằng phương trình toán học — không mô tả transistor hay mạch chi tiết, nhưng đúng với hành vi large-signal.

PFD và Charge Pump

PFD so sánh phase của reference và feedback. Sai lệch phase thuần (unbounded) là:

$$\phi_{err,raw} = \phi_{ref} - \frac{\phi_{VCO}}{N}$$

Nhưng PFD thực tế chỉ “nhìn” được sai lệch trong khoảng $(-\pi, +\pi)$ — nó reset sau mỗi chu kỳ. Vì vậy:

$$\phi_{err,pfd} = \left[(\phi_{err,raw} + \pi) \operatorname{mod} 2\pi\right] - \pi$$

Từ $\phi_{err,pfd}$ suy ra thời gian CP bơm và cực tính:

$$t_{pulse} = \frac{|\phi_{err,pfd}|}{2\pi f_{ref}}, \quad I_{CP} = \begin{cases} +I_{CP,up} & \phi_{err,pfd} \geq 0 \\ -I_{CP,dn} & \phi_{err,pfd} < 0 \end{cases}$$

$t_{pulse}$ bị clamp tại $T_{ref}$ — không thể bơm lâu hơn một chu kỳ reference.

Loop filter

Loop filter dạng R-C1 nối tiếp song song C2 (type-II). Hai phương trình ODE:

$$\frac{dV_{tune}}{dt} = \frac{I_{CP} - (V_{tune} - v_{C1})/R}{C_2}$$ $$\frac{dv_{C1}}{dt} = \frac{V_{tune} - v_{C1}}{R \cdot C_1}$$

$V_{tune}$ là điện áp ngay tại nút nối R-C2 — thay đổi nhanh khi CP bơm. $v_{C1}$ là điện áp trên tụ C1 — biến đổi chậm hơn với hằng số thời gian $\tau = R C_1$. Điện áp vào VCO là $V_{tune}$.

VCO

VCO chuyển điện áp thành tần số, tần số thành phase:

$$\frac{d\phi_{VCO}}{dt} = 2\pi \left(f_{free} + K_{VCO} \cdot V_{tune}\right)$$

Đây là ODE thứ ba trong hệ. State vector đầy đủ: $\mathbf{y} = [\phi_{VCO},\ V_{tune},\ v_{C1}]$.

---

2. Giải từng chu kỳ reference: hybrid ODE

CP không bơm dòng liên tục — nó bơm đúng $t_{pulse}$ giây sau mỗi cạnh lên của reference, rồi tắt. Vì vậy mỗi chu kỳ reference $T_{ref}$ chia thành hai phase với ODE khác nhau:

Phase 1 $[0,\ t_{pulse}]$: CP bật, $I_{CP} \neq 0$

Phase 2 $[t_{pulse},\ T_{ref}]$: CP tắt, $I_{CP} = 0$

Gọi đây là hybrid ODE — hệ liên tục nhưng input không liên tục. Giải tuần tự: dùng trạng thái cuối phase 1 làm điều kiện đầu cho phase 2.

def sim_one_cycle(state, t_pulse, Icp_signed, T_ref):
    y = list(state)

    # Phase 1: CP on
    if t_pulse > 1e-15:
        sol = solve_ivp(odes, [0, t_pulse], y,
                        args=(Icp_signed,), method='Radau',
                        rtol=1e-8, atol=1e-12)
        y = sol.y[:, -1].tolist()

    # Phase 2: CP off
    t_off = T_ref - t_pulse
    if t_off > 1e-15:
        sol = solve_ivp(odes, [0, t_off], y,
                        args=(0.0,), method='Radau',
                        rtol=1e-8, atol=1e-12)
        y = sol.y[:, -1].tolist()

    return np.array(y)

Đây chỉ là phần lõi. Code đầy đủ của behavioral model (config, solver, PFD/CP, VCO, loop filter, plot) ở repo ams-models/pll.

Tại sao Radau? Loop filter có hai hằng số thời gian rất khác nhau: $\tau_{C2} = R C_2 = 75\ \text{ns}$ và $\tau_{C1} = R C_1 = 750\ \text{ns}$. Tỉ số 10× tạo ra stiff system — solver explicit (RK45, DOP853) phải dùng step rất nhỏ để ổn định, chạy rất chậm. Radau là solver implicit, xử lý stiff tốt hơn nhiều.

Thứ tự “VCO first”: Trong mỗi vòng lặp, VCO chạy trước (ODE), sau đó reference edge đến, rồi mới tính phase error và PFD. Thứ tự này tránh artifact khởi tạo: nếu tính PFD trước khi VCO chạy, cycle đầu tiên sẽ có $\phi_{ref} = 2\pi$ trước khi VCO tích lũy bất kỳ phase nào — $\phi_{err,raw}$ sẽ nhảy vọt lên 1 cycle ngay từ đầu, sai về mặt vật lý.

---

3. Cycle slip là gì và tại sao xảy ra?

Cycle slip xảy ra khi $\phi_{err,raw}$ vượt qua bội số của $2\pi$ — tức là floor($\phi_{err,raw}/2\pi$) thay đổi giữa hai chu kỳ liên tiếp.

Để hiểu tại sao, hãy theo dõi $\phi_{err,pfd}$ qua một slip:

1. PLL chưa lock, VCO chạy chậm hơn target: $\phi_{err,raw}$ tăng dần
2. $\phi_{err,pfd} \to +\pi$: CP bơm UP hết công suất, $t_{pulse} = T_{ref}$
3. $\phi_{err,raw}$ vượt $2\pi$: $\phi_{err,pfd}$ wrap từ $+\pi$ về $-\pi$ đột ngột
4. CP lập tức đổi sang DN — cực tính lật 180°
5. DN bơm trong vài chu kỳ → $\phi_{err,raw}$ không tăng nữa, thậm chí giảm
6. Rồi lại tăng, và slip tiếp theo xảy ra

Mỗi lần $\phi_{err,raw}$ vượt thêm $2\pi$ là một cycle slip. Nhìn trên đồ thị, $\phi_{err,raw}$ vẽ thành bậc thang — mỗi bậc là một slip. Số bậc = số cycle slip.

---

4. Thông số sim và kết quả

Thông số

Tham số	Giá trị	Ghi chú
$f_{ref}$	50 MHz
$f_{out}$	2.4 GHz
$N$	48
$I_{CP}$	130 µA
$K_{VCO}$	200 MHz/V
$f_{free}$	2.1 GHz	$\Delta f = 300\ \text{MHz}$, $V_{tune} = 1500\ \text{mV}$
$C_1$	15 pF
$R$	16kΩ	$\zeta = \frac{R}{2}\sqrt{I_{CP} K_{VCO} C_1 / N} \approx 0.72$. Hơi underdamped, chấp nhận được
$C_2$	1.5 pF
$V_{tune,lock}$	1500 mV	$(f_{out} - f_{free})/K_{VCO}$. Con số này không thực tế lắm, nhưng để show cycle slip

Chú ý: $I_{CP}$ = 130 µA — nhỏ hơn thiết kế ở bài trước . Lý do chọn như vậy để thấy cycle slip rõ ràng hơn: với $I_{CP}$ lớn, mỗi CP pulse làm Vtune nhảy lớn và Phase error được sửa trước khi quá $2\pi$, không xảy ra cycle slip nhiều lần.

Kết quả sim

Panel 1 — Tần số VCO: Đường sáng (f_smooth) dùng $v_{C1}$ thay cho $V_{tune}$ để lọc ripple nhanh. Thấy rõ quá trình VCO leo từ 2.1 GHz lên 2.4 GHz sau 5 cycle slips.

Panel 2 — Vtune $V_{tune}$ ripple mỗi khi $t_{pulse} = 10 \text{ ns}$, tương đương với $\pi$, đối với $T_{ref} = 20\ \text{ns}$.

Panel 3 — Phase error: $\phi_{err,raw}$ (vàng, trục trái, đơn vị cycle) vẽ thành bậc thang đi lên — mỗi bậc là một cycle slip, đánh dấu bằng chấm cam. $\phi_{err,pfd}$ (xám, trục phải) dao động trong $(-\pi, +\pi)$.

Panel 4 — CP pulse width: Dao động giữa 0 và $T_{ref}$. Khi slip xảy ra, $\phi_{err,pfd}$ wrap về $-\pi$ → pulse width gần $T_{ref}$ theo chiều ngược lại.

Kết quả: 5 cycle slip (tại 0.2, 0.4, 0.6, 1.3, 2.0 µs), lock tại ~2.0 µs — $\phi_{err,raw}$ settle ở 3 cycle, $V_{tune} \to 1500\ \text{mV}$.

---

5. Ringing sau mỗi cycle slip

Nhìn panel 1 và 2 kỹ hơn: sau mỗi cycle slip, tần số và Vtune không tăng thẳng mà dao động tắt dần trước khi leo lên bậc tiếp theo. Đây không phải noise — đây là đáp ứng bậc hai của vòng lặp.

Chuỗi sự kiện tại mỗi slip:

1. $\phi_{err,pfd}$ đang gần $+\pi$ → CP bơm UP tối đa → $V_{tune}$ đang tăng
2. Slip: $\phi_{err,pfd}$ nhảy từ $+\pi$ về $-\pi$ đột ngột
3. CP lập tức đổi sang DN — một “step” thay đổi input từ $+I_{CP}$ xuống $-I_{CP}$
4. Vòng lặp phản ứng theo đáp ứng bậc hai: overshoot rồi tắt dần

Tần số ringing xấp xỉ tần số tự nhiên của vòng lặp (bỏ qua zero và $C_2$). Lưu ý $K_{VCO}$ tính bằng Hz/V thì hệ số $2\pi$ tự triệt tiêu:

$$\omega_n \approx \sqrt{\frac{I_{CP} \cdot K_{VCO}}{N \cdot C_1}}$$

Thay số ($I_{CP} = 130\ \mu\text{A}$, $K_{VCO} = 200\ \text{MHz/V}$, $C_1 = 15\ \text{pF}$):

$$\omega_n = \sqrt{\frac{130\mu \times 200\text{M}}{48 \times 15\text{p}}} \approx 6.0\ \text{Mrad/s} \quad \Rightarrow \quad f_n \approx 0.96\ \text{MHz}, \quad T_n \approx 1.05\ \mu\text{s}$$

Hệ số tắt dần:

$$\zeta = \frac{R}{2}\sqrt{\frac{I_{CP} \cdot K_{VCO} \cdot C_1}{N}} \approx 0.72$$

Với $\zeta \approx 0.72$, biên độ ringing tắt với hằng số thời gian $1/(\zeta \omega_n) \approx 230\ \text{ns}$ — ngắn hơn một chu kỳ ringing $T_n \approx 1.05\ \mu\text{s}$. Nghĩa là sau mỗi slip vòng lặp chỉ kịp một nhịp overshoot rồi tắt, chứ không dao động qua nhiều chu kỳ (số chu kỳ nhìn thấy được $\approx 1/(2\pi\zeta) \approx 0.2$). Khoảng cách giữa hai slip ($\sim$0.5 µs) cũng nhỏ hơn $T_n$, nên không đủ thời gian cho dao động nhiều vòng.

Muốn overshoot nhỏ hơn → tăng $\zeta$ (tăng $R$). Muốn underdamped thật sự — ringing qua vài chu kỳ, bậc thang gồ ghề hơn → giảm $R$ mạnh để $\zeta \lesssim 0.2$.

---

6. Pull-in range và giới hạn acquisition

Không phải mọi $\Delta f$ đều lock được. Có hai ngưỡng quan trọng:

Lock-in range $\Delta \omega_L$

Khoảng $\Delta f$ mà PLL lock được trong một chu kỳ beat — không qua cycle slip. Với type-II CP-PLL:

$$\Delta \omega_L = \frac{I_{CP} \cdot K_{VCO} \cdot R}{N}$$

Thay số ($K_{VCO}$ tính bằng Hz/V, $R = 16\ \text{k}\Omega$): $\Delta\omega_L = 130\mu \times 200\text{M} \times 16\text{k} / 48 \approx 8.7\ \text{Mrad/s} = 2\pi \times 1.38\ \text{MHz}$.

Với $\Delta f = 300\ \text{MHz} \gg 1.38\ \text{MHz}$: PLL không lock ngay — phải đi qua cycle slip. Đây là lý do sim này có 5 slip.

Pull-in range $\Delta \omega_P$

Khoảng $\Delta f$ tối đa mà PLL có thể lock được nếu cho đủ thời gian — qua nhiều cycle slip. Với type-II:

$$\Delta \omega_P \approx 2\sqrt{\frac{I_{CP} \cdot K_{VCO} \cdot \omega_c}{N}}$$

Pull-in range lớn hơn lock-in range nhiều. Khi $\Delta f$ nằm giữa hai ngưỡng này → PLL lock được nhưng cần thời gian và trải qua nhiều cycle slip. Với thông số sim, $\Delta f = 300\ \text{MHz}$ vẫn nằm trong pull-in range (lock sau 5 slip).

Tại sao $\Delta f$ quá lớn gây mất lock hoàn toàn?

Khi $\Delta f$ rất lớn, beat frequency cao đến mức trong mỗi chu kỳ reference $\phi_{err,pfd}$ wrap qua $\pm\pi$ nhiều lần — PFD chỉ lấy mẫu một lần mỗi $T_{ref}$ nên CP bơm UP rồi DN gần như cân bằng. Trung bình thời gian, dòng CP về zero → $V_{tune}$ không tích lũy được → VCO không kéo về target.

Trong thực nghiệm (cùng thông số config): $\Delta f = 300\ \text{MHz}$ lock với 5 slip; $\Delta f = 350\ \text{MHz}$ vẫn lock nhưng cần 13 slip; còn $\Delta f \gtrsim 400\ \text{MHz}$: CP UP/DN cancel, $V_{tune}$ không tích lũy, PLL không lock dù chạy bao lâu.

---

7. Bài học cho engineer

Behavioral sim bổ sung cho linear analysis, không thay thế. Linear model cho bandwidth, PM, noise — tất cả đúng khi đã lock. Behavioral sim cho acquisition, cycle slip, pull-in range — cần thiết khi spec có yêu cầu về lock time hoặc channel switch.

Chọn C lớn để thấy cycle slip rõ ràng khi debug. Với C nhỏ (pF): $\Delta V_{tune}$ mỗi pulse lớn, PLL lock nhanh, ít slip. Nếu cần quan sát acquisition behavior, có thể tăng C tạm thời trong sim để xem rõ hơn — rồi scale lại về thông số thực.

Ringing sau slip là expected, không phải lỗi. Ringing là đáp ứng tự nhiên của second-order loop trước step đổi cực tính CP. Nếu ringing quá lớn (underdamped), tăng $R$ để tăng $\zeta$. Nếu settle quá chậm, tăng $\omega_n$ (giảm $C$ hoặc tăng $I_{CP}$).

Pull-in range phụ thuộc $I_{CP}$, $K_{VCO}$, và $\omega_c$. Khi spec yêu cầu lock nhanh từ $\Delta f$ lớn, các đòn bẩy là: tăng $I_{CP}$ (kéo rộng pull-in range và tăng $\omega_n$), hoặc dùng frequency detector hỗ trợ CP trong giai đoạn acquisition.

Cycle slip count là metric cho acquisition. Số cycle slip phản ánh mức độ lệch pha phải “leo qua” để lock. $\Delta f$ càng lớn, $\omega_c$ càng nhỏ → càng nhiều slip. Đây là số liệu hữu ích khi so sánh các phương án thiết kế loop filter.

---

Tổng kết

	Linear model	Behavioral sim
Dùng khi	Đã lock, dao động nhỏ	Acquisition, large-signal
Output	Bandwidth, PM, noise	Lock time, cycle slip count
Giả định	Tuyến tính, steady-state	Phi tuyến, time-domain
Tool	Bode plot, công thức	ODE solver (Radau)

Bài này xây dựng behavioral model từ PFD/CP, loop filter ODE, đến VCO, giải bằng hybrid ODE (hai phase mỗi chu kỳ reference). Kết quả: 5 cycle slip, lock tại ~2.0 µs với $\Delta f = 300\ \text{MHz}$ và $\zeta = 0.72$.

---

Tham khảo

• Razavi, Design of Analog CMOS Integrated Circuits, 2nd ed., Chương 15 — transient behavior và acquisition range của CP-PLL.

• Best, Phase-Locked Loops: Design, Simulation, and Applications, 6th ed. — lock-in range, pull-in range, và cycle slip analysis với ví dụ số.

• Gardner, Phaselock Techniques, 3rd ed. — phân tích rigorous về pull-in process và acquisition time.