PLL Loop Dynamics: Stability và Bandwidth — Chọn thế nào cho đúng?

Có một câu hỏi mà hầu hết sinh viên không được hỏi trong trường, nhưng sẽ được hỏi khi đi làm: “Loop bandwidth chọn bao nhiêu, và tại sao?”

Nếu câu trả lời là “em lấy rule of thumb $f_{ref}/10$ ” — đó là điểm xuất phát, không phải câu trả lời. Engineer thực tế cần biết con số đó đến từ đâu, trade-off là gì, và khi nào rule of thumb đó sai.

Bài này đi từ câu hỏi đó: tại sao PLL cần loop filter, phase margin là gì và bao nhiêu thì đủ, bandwidth nên chọn thế nào — và một vài điều textbook hay bỏ qua.

Mục lục

PLL nhìn từ góc độ control loop
Transfer function của từng khối
Open-loop gain và phase margin
Chọn loop bandwidth: trade-off jitter vs. tracking
Ví dụ thiết kế có số
Bài học cho engineer

1. PLL nhìn từ góc độ control loop

PLL là một feedback loop — không khác gì op-amp feedback về mặt bản chất. Mục tiêu của nó là kéo phase của VCO bám theo phase của reference.

Ký hiệu thống nhất cho cả bài:

Tham số	Ký hiệu	Đơn vị
Phase detector / charge pump gain	$K_\phi$	A/rad
VCO gain	$K_{VCO}$	rad/s/V
Divider ratio	$N$	—
Loop filter impedance	$Z(s)$	Ω

2. Từng khối làm gì trong vòng lặp?

Trước khi nhân tất cả lại thành open-loop gain, mình cần hiểu từng khối đang làm gì — và tại sao nó quan trọng với stability.

Charge pump + PFD — đơn giản là một gain

PFD nhìn vào phase của reference và phase của feedback, rồi ra lệnh cho charge pump bơm dòng vào hoặc hút dòng ra khỏi loop filter. Lệch bao nhiêu radian → bơm bấy nhiêu ampere. Quan hệ đó chỉ là một hằng số:

I_{CP} = K_\phi \cdot \theta_{err}

Với $K_\phi = I_{CP,nominal} / (2\pi)$ . Ví dụ $I_{CP} = 200\ \mu\text{A}$ thì $K_\phi \approx 31.8\ \mu\text{A/rad}$ — khối này không tạo thêm pole hay zero gì cả, chỉ là gain thuần.

Loop filter — đây là nơi mọi thứ phức tạp bắt đầu

Loop filter có nhiệm vụ kép: vừa tích phân dòng CP thành điện áp điều khiển VCO, vừa phải làm vòng lặp ổn định. Cấu trúc phổ biến nhất là R nối tiếp C1, song song với C2 nhỏ hơn để lọc ripple.

Bỏ qua C2 trước để thấy ý tưởng chính: tụ C1 không cho điện áp thay đổi tức thì — nó tích phân dòng CP theo thời gian. Đây chính là integrator (pole tại DC), lý do PLL type-II có thể kéo phase error về zero hoàn toàn mà không cần error dư để duy trì dòng.

Vấn đề: integrator tạo ra −90° phase shift. Khi nhân với pole của VCO (cũng −90°), tổng phase là −180° ở mọi tần số → vòng lặp dao động. Điện trở R giải quyết việc này — nó tạo ra một zero ở tần số $f_z = 1/(2\pi RC_1)$ , kéo phase lên lại đúng chỗ cần.

Gom lại thành công thức (với $C_2 \ll C_1$ ):

Z(s) \approx \frac{1 + s\tau_z}{s C_1}, \quad \tau_z = RC_1

VCO — tích phân thêm một lần nữa

VCO nhận điện áp Vtune, output là tần số. Nhưng trong PLL mình quan tâm đến phase, không phải tần số — mà phase là tích phân của tần số theo thời gian:

\phi_{VCO}(s) = \frac{K_{VCO}}{s} \cdot V_{tune}(s)

Cái $1/s$ này là pole thứ hai tại DC. Kết hợp với pole của C1 trong loop filter → PLL type-II có hai integrator, hai pole tại DC, slope −40 dB/dec ở tần số thấp. Không có zero thì vòng lặp chắc chắn dao động.

Divider — chỉ là chia gain

\phi_{fb}(s) = \frac{\phi_{VCO}(s)}{N}

Divider giảm phase gain xuống N lần trong đường feedback. Hệ quả thực tế: noise từ reference bị nhân lên $N^2$ lần ở output — cái này quan trọng khi tính phase noise, sẽ nói ở bài 3.

3. Open-loop gain và phase margin

Open-loop gain

Để phân tích stability, mình “cắt” vòng lặp tại điểm feedback — tưởng tượng bẻ gãy dây từ divider về PFD, bơm tín hiệu test vào một đầu và đo tín hiệu ra ở đầu kia. Tỉ số đó là open-loop gain $L(s)$ . Nếu $|L| = 1$ tại tần số mà phase = −180°, vòng lặp dao động.

Nhân tất cả các khối lại (theo đường tín hiệu từ PFD → CP → LF → VCO → Divider):

L(s) = K_\phi \cdot Z(s) \cdot \frac{K_{VCO}}{s} \cdot \frac{1}{N}

Thay $Z(s)$ vào và bỏ qua $\tau_p$ (pole bổ sung nhỏ) để thấy dạng cơ bản:

L(s) \approx \frac{K_\phi K_{VCO}}{N} \cdot \frac{1 + s\tau_z}{s^2 C_1}

Đây là hệ thống type-II — hai integrator, slope −40 dB/decade ở tần số thấp.

Phase margin

Phase margin là khoảng cách từ phase tại unity gain frequency ( $\omega_c$ ) đến $-180°$ :

PM = 180° + \angle L(j\omega_c)

Với type-II PLL không có zero thì phase tại $\omega_c$ là $-180°$ → PM = 0° → dao động. Zero $\tau_z$ kéo phase lên, tạo ra phase margin dương.

Rule of thumb: PM = 45° là mức tối thiểu chấp nhận được. PM = 60° là target phổ biến — đủ ổn định và settling time không quá dài.

Tại sao PM < 45° nguy hiểm? Vòng lặp vẫn stable về mặt lý thuyết, nhưng step response sẽ có overshoot lớn và ring nhiều lần trước khi settle. Trong thực tế, process/temperature variation có thể đẩy PM xuống âm.

4. Chọn loop bandwidth: trade-off jitter vs. tracking

Loop bandwidth $f_c$ (hay $\omega_c = 2\pi f_c$ ) là tần số unity gain của open-loop — và là tham số quan trọng nhất bạn cần chọn.

Bandwidth ảnh hưởng đến gì?

Jitter từ VCO bị lọc bởi high-pass function của closed loop. Bandwidth càng rộng → lọc được nhiều VCO noise hơn → jitter VCO ít hơn ở output.

Jitter từ reference bị lọc bởi low-pass function của closed loop. Bandwidth càng hẹp → lọc được nhiều reference noise hơn → jitter từ reference ít hơn ở output.

Hai yêu cầu này mâu thuẫn nhau — đây là trade-off cốt lõi của PLL design.

Để thấy rõ mức độ, lấy ví dụ với PLL 2.4 GHz, N = 48:

VCO free-running có phase noise −100 dBc/Hz @ 1 MHz offset
Reference noise −150 dBc/Hz, nhân lên $20\log_{10}(48) \approx 34\ \text{dB}$ → −116 dBc/Hz @ output

Nếu chọn $f_c = 500\ \text{kHz}$ : out-of-band VCO noise không được lọc → jitter cao. Nếu chọn $f_c = 5\ \text{MHz}$ : reference noise pass qua nhiều hơn → jitter từ reference tăng. Điểm tối ưu nằm ở đâu đó giữa — thường gần chỗ hai đường noise cắt nhau.

Optimal bandwidth

Intuition đơn giản: PLL “chọn” noise source nào ít hơn ở từng vùng tần số. Dưới $f_c$ → theo reference, trên $f_c$ → theo VCO. Vậy nên đặt $f_c$ tại điểm mà noise của hai nguồn bằng nhau — đó là điểm tối ưu.

Về mặt toán: bandwidth tối ưu là tần số mà:

\mathcal{L}_{VCO}(f_c) = \mathcal{L}_{ref}(f_c) + 20\log_{10}(N)

Vế phải có $+20\log N$ vì reference noise bị nhân lên $N$ lần khi đi qua divider. N càng lớn (tần số output càng cao so với reference) → reference noise contribution càng tệ → optimal bandwidth nên đẩy thấp hơn.

Trong thực tế, khi chưa có đủ phase noise data, hay chọn $f_c$ trong khoảng $f_{ref}/10$ đến $f_{ref}/20$ — vừa tránh aliasing từ discrete-time effect của CP, vừa đảm bảo loop filter đủ thời gian lọc ripple.

Lock time

Lock time (thời gian để PLL bắt lock từ frequency khác) phụ thuộc vào bandwidth:

t_{lock} \approx \frac{20}{f_c}

Với $f_c = 1\ \text{MHz}$ thì $t_{lock} \approx 20\ \mu\text{s}$ . Bandwidth càng rộng → lock nhanh hơn — nhưng jitter reference sẽ cao hơn.

Hình dung đơn giản: bandwidth rộng giống như mình cập nhật liên tục theo một nguồn bên ngoài — phản ứng nhanh, nhưng nếu nguồn đó có nhiễu thì nhiễu đó đi thẳng vào output. Bandwidth hẹp giống như mình tự quyết định nhiều hơn — ít bị ảnh hưởng bởi nguồn ngoài, nhưng nếu bản thân mình có drift (VCO noise) thì không ai kéo lại kịp.

5. Ví dụ thiết kế có số

Spec

Reference: $f_{ref} = 50\ \text{MHz}$
Output: $f_{out} = 2.4\ \text{GHz}$
Divider ratio: $N = 2400/50 = 48$
Target loop bandwidth: $f_c = 2\ \text{MHz}$ ( $f_{ref}/25$ )
Target phase margin: PM ≥ 60°

Thông số khối

$I_{CP} = 200\ \mu\text{A}$ → $K_\phi = 200\mu / (2\pi) \approx 31.8\ \mu\text{A/rad}$
$K_{VCO} = 200\ \text{MHz/V} = 2\pi \times 200 \times 10^6\ \text{rad/s/V}$

Chọn loop filter — 3 bước

Bước 1: Đặt vị trí zero

Zero phải nằm dưới $f_c$ để phase boost kịp tác dụng tại $\omega_c$ . Rule of thumb thực tế: đặt tại $f_c/3$ .

f_z = \frac{f_c}{3} = \frac{2\ \text{MHz}}{3} \approx 667\ \text{kHz}

\tau_z = RC_1 = \frac{1}{2\pi f_z} \approx 239\ \text{ns}

Bước 2: Tính C1 từ điều kiện unity gain

Tại $\omega_c$ , open-loop gain phải bằng 1. Từ công thức $L(s)$ :

C_1 = \frac{K_\phi K_{VCO}}{N \omega_c^2} \cdot \sqrt{1 + (\omega_c \tau_z)^2}

Hai phần của công thức này có ý nghĩa rõ ràng: phần đầu $K_\phi K_{VCO} / (N\omega_c^2)$ là gain của vòng lặp nếu không có zero — cần C1 đủ lớn để kéo gain về 1. Phần sau $\sqrt{1+(\omega_c\tau_z)^2}$ là phase boost factor từ zero — zero càng thấp so với $\omega_c$ thì factor này càng lớn, C1 cần lớn hơn.

Thay số ( $\omega_c\tau_z = 2\pi \times 2\text{M} \times 239\text{n} \approx 3.0$ ):

C_1 \approx \frac{31.8\mu \times 1.257G}{48 \times 158M} \cdot \sqrt{1 + 9} \approx 5.3\ \text{pF} \times 3.16 \approx 16.7\ \text{pF}

Làm tròn xuống giá trị chuẩn: $C_1 = 15\ \text{pF}$ (sẽ verify lại trong sim).

Bước 3: Tính R và C2

R = \frac{\tau_z}{C_1} = \frac{239\ \text{ns}}{15\ \text{pF}} \approx 16\ \text{k}\Omega

$C_2$ để lọc ripple — thường chọn $C_1/10$ :

C_2 = 1.5\ \text{pF} \quad \Rightarrow \quad f_p = \frac{1}{2\pi RC_2} \approx 6.6\ \text{MHz}

Pole $f_p$ nằm trên $f_c$ — đúng chỗ, không làm giảm PM đáng kể.

Kết quả

Tham số	Giá trị
$C_1$	15 pF
$R$	16 kΩ
$C_2$	1.5 pF
$f_z$	~665 kHz
$f_p$ (từ $C_2$ )	~6.6 MHz
$f_c$ (target)	2 MHz
PM (tính toán)	~58°

Bài học: $R = 16\ \text{k}\Omega$ là hệ quả trực tiếp của $K_{VCO}$ cao (200 MHz/V): $C_1$ nhỏ (15 pF) buộc $R = \tau_z/C_1$ phải lớn để giữ $\tau_z = 239\ \text{ns}$ . Với IC on-chip có $K_{VCO}$ hàng trăm MHz/V, $C_1$ pF và $R$ kΩ là bình thường. Nếu thấy $R$ chỉ vài Ω, hãy kiểm tra $K_{VCO}$ hoặc $I_{CP}$ — có thể đang quá lớn.

Check worst-case

Loop bandwidth phụ thuộc $K_{VCO}$ — tham số này thay đổi theo Vtune và nhiệt độ. Ở SS corner và nhiệt độ cao, $K_{VCO}$ có thể giảm 30–40%.

f_c \propto \sqrt{K_{VCO}}

Nếu $K_{VCO}$ giảm 40% → $f_c$ giảm $\sqrt{0.6} \approx 22\%$ → từ 2 MHz xuống ~1.56 MHz. PM thay đổi không nhiều vì cả zero lẫn pole đều giữ nguyên vị trí tương đối.

Nguy hiểm hơn là khi $K_{VCO}$ tăng ở FF corner — bandwidth tăng lên, zero có thể không còn đủ phase boost → PM giảm.

Tool: Verify loop filter của bạn

Nhập thông số PLL và loop filter vào tool bên dưới để xem ngay Bode plot và phase margin. Default values là ví dụ từ section 5.

PLL / VCO

I_CP

µA

1 µA5 mA

K_VCO

MHz/V

1 MHz/V5 GHz/V

1512

f_ref

MHz

1 MHz500 MHz

Loop Filter

C₁

1 pF1 nF

kΩ

0.1 Ω1 MΩ

C₂

1 pF1 nF

● Type-II CP-PLL · Exact Z(s) · 500-pt log sweep

Output Metrics

1.97MHz

56.3°

663kHz

7.29MHz

fc / fref

0.039

fz / fc

0.34

fp / fc

3.7

Bode Plot — Open Loop L(jω)

* Type-II CP-PLL · Continuous-time model · Exact Z(s) — không bỏ C₂ trong mẫu số. Dải tần 1kHz–1GHz, 500 điểm log-uniform. Model chính xác khi f_c < f_ref/10.

6. Bài học cho engineer

Chọn $f_c = f_{ref}/10$ đến $f_{ref}/20$ là điểm xuất phát an toàn. Với $f_{ref} = 50\ \text{MHz}$ , bandwidth 2.5–5 MHz là hợp lý — ví dụ section 5 chọn 2 MHz ( $f_{ref}/25$ ) để có thêm margin.

Đặt zero tại $f_c/3$ đến $f_c/5$ để đảm bảo đủ phase boost. Zero quá gần $f_c$ → phase margin không đủ. Zero quá xa → phase boost đến sớm, ít tác dụng tại $f_c$ .

Simulate trước khi tape-out. Công thức tính $C_1$ , $R$ , $C_2$ chỉ là điểm xuất phát — process variation và nonlinearity của charge pump sẽ làm PM thực tế khác 5–10° so với tính toán.

Đừng chỉ check nominal. Chạy corner simulation với $K_{VCO}$ ±30%, $I_{CP}$ ±20%. PM < 45° ở bất kỳ corner nào là red flag cần redesign loop filter.

Ba điều textbook hay bỏ qua

① Giá trị R và C1 phụ thuộc vào $K_{VCO}$ — không có rule “nhỏ” hay “lớn” cố định

$C_1 \propto K_{VCO}$ (từ công thức unity-gain), còn $R = \tau_z/C_1$ . Vì vậy:

$K_{VCO}$ cao (IC với ring oscillator hoặc LC-VCO gain lớn, hàng trăm MHz/V): $C_1$ nhỏ (pF) → $R$ lớn (kΩ). Ví dụ trên: $C_1 = 15\ \text{pF}$ , $R = 16\ \text{k}\Omega$ .
$K_{VCO}$ thấp (discrete, TCXO-based, vài MHz/V): $C_1$ lớn (nF–µF) → $R$ nhỏ (Ω–kΩ).

Hệ quả thực tế: R lớn không có nghĩa là thiết kế kém — nó chỉ phản ánh $K_{VCO}$ và $f_c$ mà bạn đang nhắm tới. Điều quan trọng hơn là $\tau_z = RC_1$ đúng chỗ so với $f_c$ .

② $K_{VCO}$ không phải hằng số — và đây là nguồn gốc của nhiều bug

LC-VCO thực tế có $K_{VCO}$ thay đổi theo Vtune. Ở giữa tuning range, $K_{VCO}$ cao nhất. Ở hai đầu (Vtune gần rail), varactor vào chế độ bão hòa và $K_{VCO}$ giảm 2–3x. Điều này có nghĩa:

Bandwidth thực tế tại edge của tuning range thấp hơn nominal 30–50%
Nếu lock point của PLL nằm gần edge, PM và lock time đều bị ảnh hưởng
PLL hay “mất lock” ở edge không phải vì mạch hỏng, mà vì $K_{VCO}$ quá thấp làm bandwidth sụp

Cách xử lý: thiết kế loop filter với $K_{VCO,min}$ (worst case), không phải $K_{VCO,typical}$ .

③ Continuous-time model sai khi $f_c$ quá gần $f_{ref}$

Model $L(s)$ mà mình dùng suốt bài này giả định CP bơm dòng liên tục — trên thực tế CP chỉ bơm theo từng pulse mỗi chu kỳ $f_{ref}$ . Khi $f_c$ quá gần $f_{ref}$ , mỗi pulse CP chưa kịp được lọc đã tác động đến Vtune — discrete-time effect xuất hiện, PM thực tế thấp hơn tính toán có khi đến 10–20°.

Rule of thumb $f_c < f_{ref}/10$ chính xác là để tránh vùng này — không phải con số tùy tiện. Nếu ai hỏi tại sao lại /10 chứ không phải /5 hay /20, đây là câu trả lời.

Lỗi hay gặp khi mới thiết kế PLL

Lỗi	Hệ quả	Cách tránh
Chọn $f_c$ xong không check $f_c/f_{ref}$	PM thực tế thấp hơn tính toán	Luôn verify $f_c < f_{ref}/10$
Dùng $K_{VCO,typical}$ để tính loop filter	PLL mất lock ở edge tuning range	Dùng $K_{VCO,min}$ để thiết kế
Chỉ sim ở nominal, không chạy corner	PM đẹp trên giấy, tệ trên silicon	Corner với $K_{VCO}$ ±30%, $I_{CP}$ ±20%
Đặt $f_z$ quá gần $f_c$ (> $f_c/2$ )	Phase boost không đủ, PM thấp	$f_z = f_c/3$ đến $f_c/5$
Bỏ qua $C_2$ khi tính PM	$f_p$ ảnh hưởng PM nếu $C_2$ lớn	Dùng công thức exact $Z(s)$ khi $C_2 > C_1/10$

Tổng kết

PLL type-II có hai pole tại DC → cần zero trong loop filter để ổn định
Phase margin mục tiêu: 60°, tối thiểu 45°
Loop bandwidth điều khiển trade-off: bandwidth rộng → lọc VCO noise tốt, lock nhanh, nhưng reference jitter cao hơn
Bắt đầu với $f_c = f_{ref}/10$ – $f_{ref}/20$ , zero tại $f_c/3$ – $f_c/5$ , rồi verify bằng simulation

Tham khảo

Razavi, Design of Analog CMOS Integrated Circuits, 2nd ed., Chương 15 — phân tích PLL từ góc độ circuit, transfer function và noise được trình bày rõ ràng với đầy đủ derivation. Đây là reference chính cho bài này.
Best, Phase-Locked Loops: Design, Simulation, and Applications, 6th ed. — tập trung vào lock time, acquisition, và loop filter design với nhiều ví dụ số thực tế. Tốt để đọc sau khi nắm được phần theory.
Gardner, Phaselock Techniques, 3rd ed. — classic reference về PLL theory, đặc biệt phần noise analysis và acquisition. Nặng về toán nhưng rất chặt chẽ.