CP-PLL Locking Transient — R Ảnh Hưởng Thế Nào Đến Settling?

Bài trước chọn loop filter bằng Bode plot — kéo slider R, C₁, C₂ trên PLL Loop Analyzer, đọc $f_c$ và PM. Khi PM ≈ 45–60°, vòng lặp được xem là ổn định.

Nhưng Bode plot là frequency-domain. Nó nói “PM = 53°” — không nói VCO sẽ leo từ $f_{free}$ lên $f_{out}$ như thế nào. Mất bao lâu? Overshoot không? Dao động mấy lần trước khi settle?

Câu hỏi đó cần time-domain transient simulation.

Mục lục

Setup
Ba trường hợp — metrics
Kết quả transient
Phân tích từng case
Settling time
R có một sweet spot — và giới hạn ở cả hai phía

1. Setup

Model dùng hybrid ODE solver: mỗi chu kỳ $T_{ref}$ chia hai phase — CP-on và CP-off — giải bằng Radau (chi tiết solver + code ở Cycle Slip & Acquisition; code đầy đủ ở repo ams-models/pll).

Lần này $\Delta f = 5$ MHz (cố ý chọn nhỏ) để tập trung vào settling, không phải acquisition:

Tham số	Giá trị
$f_{ref}$	50 MHz
$f_{out}$	2.4 GHz
$N$	48
$I_{CP}$	130 µA
$K_{VCO}$	200 MHz/V
$C_1$	15 pF
$C_2$	1.5 pF
$f_{free}$	2.395 GHz — $\Delta f = 5$ MHz, $V_{tune,lock} = 25$ mV

$R$ là biến duy nhất. Ba giá trị.

2. Ba trường hợp — metrics

Zero, pole, ζ — công thức analytic (chính xác):

	Case A	Case B	Case C
$R$	6 kΩ	16 kΩ	40 kΩ
$\omega_n = \sqrt{I_{CP} K_{VCO} / N C_1}$	6.0	6.0	6.0 Mrad/s
$\omega_z = 1/RC_1$ (→ $f_z$ )	11.1 (1.77M)	4.2 (0.66M)	1.67 (0.27M)
$\omega_p = (C_1{+}C_2)/RC_1C_2$ (→ $f_p$ )	122 (19.5M)	45.9 (7.30M)	18.3 (2.92M)
$\zeta = \omega_n R C_1 / 2$	0.27	0.72	1.80

Crossover & PM — cần đọc từ PLL Loop Analyzer (full $L(j\omega)$ , không có công thức closed-form đáng tin):

	Case A	Case B	Case C
$f_c$	0.97	1.37	2.43 MHz
$f_c / f_p$	0.05	0.19	0.83 ⚠
PM	26°	53°	44°

Điểm đáng chú ý ở Case C: $\zeta = 1.80$ trông như “overdamped” theo 2nd-order — đáng lẽ không ring và PM cao — nhưng PM thực chỉ 44°, vì $f_c = 2.43$ MHz đã tiến sát pole lọc ripple $f_p = 2.92$ MHz ( $f_c/f_p = 0.83$ ): pole thêm phase lag, cắt PM xuống (chi tiết ở mục 4).

Vì sao closed-form $\omega_c = I_{CP}K_{VCO}R/N$ không đủ: công thức này giả định tại crossover $|Z| \approx R$ (vùng phẳng giữa zero và pole), chỉ đúng khi $f_z \ll f_c \ll f_p$ — tức Case B. Case A có $f_c < f_z$ (crossover còn trong vùng tích phân, gần $f_n$ ), Case C có $f_c$ sát $f_p$ — cả hai khiến $\omega_c = I_{CP}K_{VCO}R/N$ lệch khá nhiều. Vì vậy luôn đọc $f_c$ , PM trực tiếp từ tool, đừng tin con số closed-form ngoài Case B.

Kiểm tra trên PLL Loop Analyzer

Dùng tool ngay bên dưới — set các thông số sau cho từng case để thấy Bode plot và PM trực tiếp. Giữ nguyên $I_{CP} = 130\ \mu\text{A}$ , $K_{VCO} = 200\ \text{MHz/V}$ , $N = 48$ , $f_{ref} = 50\ \text{MHz}$ , $C_1 = 15\ \text{pF}$ , $C_2 = 1.5\ \text{pF}$ . Chỉ thay R:

	R (kΩ)	PM (tool)	Đặc điểm trên Bode
Case A	6	≈ 26°	$f_c < f_z$ — zero chưa đủ phase lead
Case B	16	≈ 53°	$f_z < f_c < f_p$ — vùng phase lead tốt
Case C	40	≈ 44°	$f_c$ tiến sát $f_p$ — pole lọc ripple cắt phase

PLL / VCO

I_CP

µA

1 µA5 mA

K_VCO

MHz/V

1 MHz/V5 GHz/V

1512

f_ref

MHz

1 MHz500 MHz

Loop Filter

C₁

1 pF1 nF

kΩ

0.1 Ω1 MΩ

C₂

1 pF1 nF

● Type-II CP-PLL · Exact Z(s) · 500-pt log sweep

Output Metrics

1.37MHz

53.5°

663kHz

7.29MHz

fc / fref

0.027

fz / fc

0.48

fp / fc

5.3

Bode Plot — Open Loop L(jω)

* Type-II CP-PLL · Continuous-time model · Exact Z(s) — không bỏ C₂ trong mẫu số. Dải tần 1kHz–1GHz, 500 điểm log-uniform. Model chính xác khi f_c < f_ref/10.

3. Kết quả transient

CP-PLL transient — so sánh 3 loop filter cases (R = 6, 16, 40 kΩ)

Panel trên — $f_{inst}$ : Cả ba case xuất phát từ $f_{free} = 2.395$ GHz và kéo về $f_{out} = 2.4$ GHz. Sự khác biệt nằm ở tốc độ và hình dạng đường cong.

Panel dưới — $V_{tune}$ : Cần đạt $V_{tune,lock} = 25$ mV. Ripple trên $V_{tune}$ gây ra ripple trực tiếp trên tần số.

4. Phân tích từng case

Case A — R = 6 kΩ (ζ = 0.27, PM = 26°)

Crossover thực $f_c \approx 0.97$ MHz nằm dưới $f_z = 1.77$ MHz — thực ra gần đúng $f_n = \omega_n/2\pi \approx 0.96$ MHz, vì crossover còn nằm trong vùng tích phân của loop filter (chưa tới zero). Vì $f_c < f_z$ , zero mới cho phase lead một phần: $\arctan(f_c/f_z) \approx 29°$ (chưa tới vùng lead tối đa 90°). Tổng phase $\approx -180° + 29° = -151°$ (pole ở 19.5 MHz quá xa, gần như không đóng góp) → PM chỉ 26°.

Kết quả: PLL ring mạnh quanh $f_n \approx 0.96$ MHz. Envelope tắt với hằng số thời gian $1/(\zeta\omega_n) \approx 620$ ns, nhưng với PM thấp như vậy thực tế mất ~2.8 µs để settle hẳn (sim: overshoot ~47%).

Case B — R = 16 kΩ (ζ = 0.72, PM = 53°)

$f_c = 1.37$ MHz nằm giữa $f_z = 0.66$ MHz và $f_p = 7.30$ MHz — đây là vùng zero đang cho phase lead tối đa. Loop filter cho dòng CP tích lũy vào cả C₂ (thay đổi Vtune nhanh) lẫn C₁ (qua R, chậm hơn). Hai hằng số thời gian phối hợp đúng → settling sạch: overshoot nhỏ (~12%, do closed-loop zero đẩy lên cao hơn mức $\zeta = 0.72$ thuần), vài dao động nhẹ rồi settle trong ~0.84 µs.

Đây là vùng thiết kế lành mạnh: $f_z < f_c < f_p$ , PM ≈ 45–60°.

Case C — R = 40 kΩ (ζ = 1.80, PM = 44°)

Theo 2nd-order: $\zeta = 1.80$ → overdamped → không ring. Nhưng tool cho PM = 44° và sim vẫn thấy dao động.

Lý do: khi R tăng, crossover $f_c$ tăng còn pole lọc ripple $f_p = (C_1{+}C_2)/(RC_1C_2)$ lại giảm — hai bên tiến lại gần nhau. Đến Case C, $f_c = 2.43$ MHz đã sát $f_p = 2.92$ MHz ( $f_c/f_p = 0.83$ ). Pole thêm phase lag $\arctan(f_c/f_p) = \arctan(0.83) \approx 40°$ ngay tại crossover, kéo PM từ ~84° (chỉ riêng zero đóng góp) xuống còn 44°.

Ringing trong Case C xảy ra ở tần số gần $f_p \approx 2.9$ MHz — nhanh hơn và tắt nhanh hơn Case A, nhưng vẫn là dao động không mong muốn. Đây chính là điều mà 2nd-order formula (chỉ thấy $\zeta = 1.8$ ) bỏ qua hoàn toàn.

5. Settling time

Với 2nd-order approximation, settling đến trong $\pm 2\%$ :

t_{settle} \approx \frac{4}{\zeta \,\omega_n}

	Case A	Case B	Case C
$\zeta \omega_n$ (Mrad/s)	1.62	4.33	10.8
$t_{settle}$ theo 2nd-order	~2.5 µs	~0.92 µs	~0.37 µs
Thực tế (sim)	~2.8 µs (PM 26°, ring)	~0.84 µs (≈ khớp)	~0.86 µs (pole ring)

Case C trông rất nhanh trên giấy (0.37 µs), nhưng ringing do $f_p$ gần $f_c$ thêm vào thời gian settle thực tế (~0.86 µs — chậm 2.3×). Công thức 2nd-order chỉ đúng khi $f_p \gg f_c$ — tức là $R C_2 \ll 1/\omega_c$ .

6. R có một sweet spot — và giới hạn ở cả hai phía

Từ ba case, thấy rõ: tăng R không phải lúc nào cũng tốt hơn.

R nhỏ → $f_c < f_z$ : zero chưa đủ phase lead, PM thấp, ring quanh $f_n$ .
R lớn → $f_c$ tiến sát $f_p$ : pole lọc ripple cắt phase, PM thấp, ring ở tần số gần $f_p$ .

PM đạt cực đại khi $f_c \approx \sqrt{f_z \cdot f_p} \approx 1/(2\pi R\sqrt{C_1 C_2})$ — tức khi crossover nằm đúng giữa zero và pole trên thang log. Điều kiện thực tế:

f_z < f_c < \frac{f_p}{3}

Với Case B (R = 16 kΩ): $f_z = 0.66$ MHz $< f_c = 1.37$ MHz $< f_p/3 = 2.43$ MHz ✓

Nếu cần loop bandwidth lớn hơn mà không muốn $f_p$ cản trở, cần giảm $C_2$ — nhưng $C_2$ nhỏ hơn có nghĩa là lọc ripple kém hơn, và có thể cần thêm stage lọc sau.

Tổng kết

	Case A (R = 6 kΩ)	Case B (R = 16 kΩ)	Case C (R = 40 kΩ)
$\zeta$ (2nd-order)	0.27	0.72	1.80
PM (tool, exact)	26°	53°	44°
$f_c / f_p$	0.05	0.19	0.83 ⚠
Settling	Ring tại $f_n$	Clean	Ring tại $f_p$

Ba điều cần nhớ:

PM — không phải ζ — là chỉ số chính xác nhất về settling behavior. Dùng PLL Loop Analyzer ở trên để check PM ngay khi thay đổi R. Nếu PM < 45°, vòng lặp cần điều chỉnh dù ζ trông ổn.

Khi tăng R để mở rộng bandwidth, kiểm tra $f_c$ so với $f_p$ . Nếu $f_c > f_p/3$ , loop bandwidth đang lấn vào vùng pole lọc ripple — PM sẽ giảm, settling xấu đi.

2nd-order formula cho settling time chỉ đúng khi $f_p \gg f_c$ . Khi $f_c$ gần $f_p$ , thêm thời gian cho mode $\omega_p$ tắt dần. Cách đơn giản nhất để kiểm tra: chạy transient sim với thông số thực, hoặc đọc PM trực tiếp từ PLL Loop Analyzer.

Tham khảo

Razavi, Design of Analog CMOS Integrated Circuits, 2nd ed., Ch. 15 — transient và stability của CP-PLL.
Best, Phase-Locked Loops, 6th ed. — lock-in range, settling time analysis.
Gardner, Phaselock Techniques, 3rd ed. — phân tích rigorous loop dynamics.