Phân phối dòng bias: kéo dòng đi, đừng kéo điện áp gate

Cái bandgap bạn khổ công thiết kế nằm một góc die. LNA ở góc kia, ADC ở giữa, PLL sát mép — tất cả đều xin một dòng bias từ nó. Câu hỏi nghe như chuyện vặt của layout: kéo cái gì từ bandgap tới các khối đó? Kéo điện áp gate $V_B$ đi rồi để mỗi khối tự soi gương, hay ép một dòng chạy trong dây rồi soi gương ngay tại khối?

Hai cách đó cho ra hai số phận khác nhau cho con gương ở xa. Kéo $V_B$ đi vài milimet thì mỗi khối chép ra một dòng lệch nhau, và cái lệch đó tính bằng phần trăm, không phải ppm. Ép dòng rồi mirror tại chỗ thì dòng giữ gần như nguyên vẹn bất kể dây dài bao nhiêu. Chỗ oái oăm: thủ phạm không phải đường gate bị sụt áp — đường đó gần như không tải dòng nên gần như không sụt. Thủ phạm nằm chỗ khác, và bài này dựng con số cho nó từ bảng gm/ID 180nm (cùng bộ dữ liệu với tool gm/ID Calculator), rồi điểm qua ba thứ đi kèm mà sách hay bỏ qua: đi dây đất, cascode cho khối ở xa, và chuyện đường bias là một nút high-Z rất dễ ăn nhiễu.

Đây là một bài trong loạt mạch hạ tầng ít được sách nói tới — cùng nhóm với supply-independent bias (sinh ra cái dòng này) và power-on reset.

1. Một bandgap, cả chip cần bias

Một con chip mixed-signal thực tế chỉ có một (đôi khi hai) khối sinh dòng tham chiếu: một bandgap hoặc một constant-gm bias đẻ ra dòng $I_{ref}$ ổn định theo nhiệt độ và nguồn. Nhưng số nơi tiêu thụ bias thì hàng chục: mỗi op-amp, mỗi LNA, mỗi comparator, mỗi VCO đều cần một hoặc vài dòng phân cực. Bài toán phân phối bias là đưa $I_{ref}$ đó — hoặc một bản sao của nó — tới từng nơi mà không đánh mất độ chính xác trên đường đi.

Cách sách vẽ luôn là một sơ đồ đẹp: một con diode-connected sinh ra điện áp gate $V_B$ , rồi một đường $V_B$ chạy ngang, và mọi con gương ở mọi khối cắm gate vào đường đó. Trên schematic thì hoàn hảo — cùng $V_B$ , cùng $V_{GS}$ , cùng dòng. Vấn đề là schematic không có khoảng cách. Trên silicon, “cùng $V_{GS}$ ” là một giả định, và nó vỡ ngay khi hai con transistor cách nhau đủ xa để đất dưới chân chúng không còn là một điểm.

Lấy design point sẽ dùng cả bài, đúng bộ số quen thuộc của gm/ID 180nm: NMOS, $g_m/I_D = 10$ /V (moderate inversion), $L = 0.5\ \mu\text{m}$ , $I = 20\ \mu\text{A}$ . Suy ra $g_m = (g_m/I_D)\cdot I = 200\ \mu\text{S}$ , $V^\star = 2/(g_m/I_D) = 200$ mV, và với $V_{th} \approx 0.44$ V thì $V_{GS} \approx 0.64$ V.

2. Bẫy kéo áp: source mới là chỗ vỡ

Hình dưới, panel trên, là kiểu phân phối “kéo áp”. Một con $M_1$ diode-connected sinh $V_B$ , đường $V_B$ kéo ngang tới các con gương $M_2$ , $M_3$ ở những khối cách xa (nuôi Khối A với dòng $I_A$ , Khối B với $I_B$ ). Điều tinh tế: $V_{GS}$ của một transistor là hiệu giữa điện áp gate và điện áp source, chứ không phải một con số tuyệt đối. Đường $V_B$ mang điện áp gate đi thì gần như vô hại — nó nối vào toàn gate, mà gate DC gần như không hút dòng (chỉ dòng rò cỡ dưới pA), nên bản thân dây gate hầu như không sụt áp. Cái vỡ nằm ở đầu kia của hiệu số: source.

Hai kiểu phân phối bias. Panel trên: kéo điện áp V_B đi xa, source các con gương ngồi trên các mảnh đất lệch nhau ΔV1, ΔV2 do dòng về chảy qua điện trở rail R1, R2, khiến V_GS mỗi khối một khác. Panel dưới: kéo dòng I trong dây tới từng khối rồi đặt diode-connect và mirror ngay tại chỗ, chung một đất cục bộ nên V_GS bằng nhau.

Source của $M_1$ và source của $M_2$ , $M_3$ đều nối “đất”. Nhưng đất trên chip là kim loại có điện trở, và dòng nguồn của mỗi khối chảy về điểm sao qua các đoạn rail $R_1$ , $R_2$ . Đoạn sát điểm sao gánh nặng hơn: $R_1$ tải dòng về của cả hai khối, còn $R_2$ chỉ tải dòng của khối xa nhất. Nên source của $M_2$ ngồi cao hơn điểm sao một khoảng $\Delta V_1 = (I_A + I_B)\,R_1$ , và source của $M_3$ cao thêm phần của riêng nó: $\Delta V_2 = \Delta V_1 + I_B\,R_2$ . Con gương ở xa vì thế thấy

V_{GS,\text{xa}} = V_B - \Delta V_{gnd} < V_{GS,\text{ref}}

Cùng một $V_B$ , nhưng $V_{GS}$ thực tế nhỏ đi đúng bằng độ sụt đất giữa nó và con tham chiếu. Và $V_{GS}$ nhỏ đi thì dòng tụt.

Điểm cần nhớ không phải “dây gate bị sụt áp” — nó không sụt. Điểm cần nhớ là bạn đang kéo một nửa của một hiệu số đi xa, trong khi nửa kia (đất) trôi tự do theo dòng của mọi khối chen chúc trên cùng mảnh đất đó.

3. Con số: vài mV đất thành phần trăm dòng

Chuyển $\Delta V_{gnd}$ thành lệch dòng bằng $g_m$ . Một thay đổi nhỏ ở $V_{GS}$ cho $\Delta I = g_m\cdot \Delta V_{GS}$ , nên

\frac{\Delta I}{I} = \frac{g_m}{I}\,\Delta V_{GS} = \left(\frac{g_m}{I_D}\right)\Delta V_{gnd}

Hệ số nhạy chính là $g_m/I_D$ — con số ta chọn cho headroom và noise, giờ quay lại làm hệ số khuếch đại sai số. Ở design point $g_m/I_D = 10$ /V: mỗi 1 mV sụt đất là 1% lệch dòng. 5 mV thành 5%. Đẩy device vào weak inversion để tiết kiệm headroom ( $g_m/I_D = 20$ ) thì tệ gấp đôi: 2%/mV.

Đồ thị sai số dòng theo độ sụt đất chung. Đường kéo áp tăng tuyến tính: gm/ID=10 cho 1%/mV, gm/ID=20 cho 2%/mV; 5 mV sụt đất cho 5% sai dòng. Đường kéo dòng nằm phẳng ở sàn khoảng 1% bất kể sụt đất.

Vài mV nghe như không đáng, nhưng nó dễ đạt đến bực mình. $\Delta V_{gnd} = I_{về}\cdot R_{rail}$ , với $I_{về}$ là dòng chảy trong đoạn đất dùng chung giữa khối tham chiếu và khối ở xa. Một đoạn ground chung tải 1 mA đi qua 5 Ω kim loại đã cho 5 mV — và 5 Ω là rất dễ có nếu đường đất đi vòng, hẹp, hoặc chia chung với một khối ồn ào. Đây cũng đúng cơ chế mà bài current-mirror mismatch đo được ở cấp cục bộ: một mạng điện trở rail phân bố thật (không phải một $R$ lý tưởng) kéo sai số gương 1:1 xuống tận −26% chỉ trong phạm vi hai con transistor kề nhau. Kéo cùng cơ chế đó ra khoảng cách chip thì con số chỉ tệ hơn.

Cho rõ một chỗ dễ nhầm: sai số này không biến mất khi bạn tăng độ chính xác của bandgap. Bandgap có thể cho $I_{ref}$ chuẩn tới 0.1%, nhưng nếu bạn phân phối nó bằng cách kéo áp thì mỗi khối vẫn tự cộng thêm vài phần trăm của riêng nó. Độ chính xác mất trên đường đi, không phải ở nguồn.

4. Kéo dòng, mirror tại chỗ

Lời giải nằm ở panel dưới của hình trên, và nó gọn đến mức gần như hiển nhiên khi đã thấy: đừng kéo áp, kéo dòng. Gương chủ ở khối tham chiếu ép một dòng $I$ vào một sợi dây chạy tới khối ở xa. Tại khối đó, đặt một con diode-connected $M_r$ nhận dòng ấy và một con gương $M_m$ chép lại — cả hai chung đúng một đất cục bộ.

Vì sao cách này miễn nhiễm với sụt đất? Hai lý do ghép lại:

Dây mang dòng, không mang áp. Dòng do một nguồn trở kháng ra cao ép vào thì được bảo toàn dù dây có điện trở: IR drop trên dây chỉ làm rớt một chút điện áp, con diode $M_r$ ở đầu kia tự chỉnh $V_{GS}$ của nó để hấp thụ chỗ rớt đó, còn dòng thì không đổi. So với kéo áp — nơi mọi milivôn lệch đi thẳng vào $V_{GS}$ — đây là khác biệt gốc.
Đất chung triệt tiêu gradient. $M_r$ và $M_m$ đứng cạnh nhau, cùng một tap đất cục bộ. Gradient đất giữa khối tham chiếu và khối ở xa giờ là common-mode với cặp này: nó nâng cả hai source lên bằng nhau, nên hiệu $V_{GS}$ của chúng không đổi. Cái $\Delta V_{gnd}$ từng phá kéo áp giờ tự khử.

Trên đồ thị mục 3, đó là đường xanh nằm phẳng: sai số không còn leo theo $\Delta V_{gnd}$ , mà tụt về sàn — chỉ còn mismatch ngẫu nhiên và số hạng $\lambda$ (hữu hạn $r_o$ ), cỡ trên dưới 1% và không dính gì tới khoảng cách. Bạn đổi một sai số hệ thống, tăng theo khoảng cách lấy một sàn ngẫu nhiên đứng yên. Cái giá phải trả là mỗi khối tốn thêm một cặp transistor cục bộ, nhưng cặp đó rẻ và nó mua lại đúng thứ khó nhất: độ chính xác không phụ thuộc floorplan.

5. Đi dây: star ground và đất bias riêng

Kéo dòng cắt được phần lớn vấn đề, nhưng cách đi dây quyết định phần còn lại. Vài nguyên tắc thực hành mà mình thấy đáng bám:

Đất bias hình sao. Cho dòng đất của mỗi khối bias về một điểm sao chung, thay vì mắc nối tiếp (daisy-chain) để dòng khối này chảy qua đất khối kia. Trong hình panel trên, chính kiểu daisy-chain khiến $\Delta V_2$ cộng dồn cả $R_1$ lẫn $R_2$ . Star ground biến mỗi $\Delta V$ thành độc lập và nhỏ.
Tách đất bias “yên tĩnh” khỏi đất số. Dòng số chuyển mạch bơm gai vào đất; nếu con diode tham chiếu chung đất với nó, gai đó điều chế thẳng $I_{ref}$ . Một domain đất riêng cho analog reference, nối về điểm sao ở một chỗ duy nhất, giữ cho tham chiếu sạch.
Rail rộng, ngắn. Hiển nhiên nhưng hay bị hi sinh: rail đất/nguồn của mạng bias nên rộng và đi thẳng. Vài phần trăm dòng là cái giá cho vài ô vuông kim loại tiết kiệm sai chỗ.

Không luật nào trong số này là “quy tắc thiết kế” của PDK — DRC sẽ không kêu nếu bạn đi sai. Đó là lý do chúng dễ trôi tới lúc silicon về mới lộ.

6. Cascode cho khối ở xa

Kéo dòng và mirror tại chỗ đã khử sụt đất, nhưng còn một sai số nữa lộ ra chính vì các khối ở xa nhau: con gương ở khối ở xa thường có drain ở điện áp rất khác con diode tham chiếu. Diode $M_r$ ngồi ở $V_{DS} = V_{GS} \approx 0.64$ V, còn con gương $M_m$ có drain nối vào tải của khối, có thể ở 0.9 V hay 1.2 V tuỳ nơi. Với $r_o$ hữu hạn, chênh $V_{DS}$ đó đẻ ra lệch dòng:

\frac{\Delta I}{I} \approx \frac{\Delta V_{DS}}{V_A},\qquad V_A = r_o\cdot I

Ở design point, bài current-mirror selection tra ra con gương simple có $r_o \approx 0.2\ \text{M}\Omega$ , tức $V_A \approx 10$ V. Drain khối ở xa lệch 0.5 V so với diode thì đó là 5% lệch dòng — cùng cỡ với chính cái sụt đất ta vừa chữa. Cascode nâng $R_{out}$ lên khoảng $A_{v0}\approx 100$ lần, đẩy $V_A$ hiệu dụng lên cỡ nghìn vôn và kéo sai số này xuống dưới 0.1%.

Nói cách gọn: cascode làm cho con gương ở xa dửng dưng với việc drain của nó ngồi ở đâu, đúng thứ bạn cần khi không kiểm soát được điện áp làm việc của từng khối tiêu thụ. Toàn bộ đánh đổi $R_{out}$ ↔ headroom của năm topology (simple, cascode, wide-swing…) mình đã mổ bằng số ở bài đó; ở đây chỉ cần nhớ là phân phối bias đi xa làm cái đánh đổi ấy trở nên bắt buộc, không còn tuỳ chọn.

7. Đường bias là nút high-Z

Còn một mặt của phân phối bias mà dân digital hay ngạc nhiên: đường bias là một trong những nút trở kháng cao nhất trên chip. Nút gate $V_B$ nhìn vào toàn gate — DC gần như hở mạch. Trở kháng cao nghĩa là dễ bị nhiễu ghép vào: một đường tín hiệu chuyển mạch chạy song song, hay gai trên nguồn, đều bơm điện tích vào $V_B$ mà nút này không có đường trở kháng thấp để xả nhanh.

Hai hệ quả thực hành:

Decap cho đường bias. Đặt một tụ nhỏ từ nút bias xuống đất (hoặc nguồn) cục bộ để lọc nhiễu tần cao và cả nhiễu của chính nguồn tham chiếu. Tụ này cùng điện trở nhìn vào diode ( $\approx 1/g_m$ ) tạo một bộ lọc thông thấp. Đánh đổi: tụ quá lớn làm chậm khởi động của mạng bias và có thể tương tác với vòng ổn định của bộ tạo dòng — nên chọn đủ lọc, không dư.
Đường bias là ngả bơm nhiễu nguồn. Nếu bộ sinh bias có PSRR kém, nhiễu nguồn cưỡi lên $V_B$ rồi toả đi khắp mọi khối mà $V_B$ nuôi — một điểm hỏng lan ra toàn chip. Đây là một lý do nữa để kéo dòng và re-mirror tại chỗ: con gương cục bộ, cùng decap cục bộ tham chiếu về nguồn cục bộ, chặn bớt đường lan đó thay vì để một đường áp dài mang nhiễu đi khắp nơi.

8. Bài học

Kéo dòng, đừng kéo áp. $V_{GS}$ là một hiệu số; kéo áp đi xa là để source của con gương ở xa trôi trên một mảnh đất khác, và $\Delta V_{gnd}$ đi thẳng vào dòng.
Hệ số nhạy là $g_m/I_D$ . 1 mV sụt đất → 1% lệch dòng ở $g_m/I_D=10$ ; weak inversion tệ gấp đôi. Vài mV là quá dễ đạt với rail hẹp.
Sai số này không nằm ở nguồn. Bandgap chuẩn 0.1% không cứu được nếu phân phối sai — độ chính xác mất trên đường đi.
Mirror tại chỗ đổi sai số hệ thống lấy sàn ngẫu nhiên. Ép dòng + diode/gương chung đất cục bộ → $\Delta V_{gnd}$ thành common-mode, tự khử; chỉ còn mismatch và $\lambda$ .
Đi dây quyết phần còn lại: star ground, tách đất bias yên tĩnh, rail rộng-ngắn. DRC không bắt mấy lỗi này.
Cascode cho khối ở xa vì drain của chúng ngồi ở điện áp bạn không kiểm soát; decap đường bias vì đó là nút high-Z hay ăn nhiễu và là ngả bơm nhiễu nguồn.

9. Tổng kết

Phân phối bias là chỗ một mạch “đã xong” trên schematic âm thầm mất điểm trên silicon. Cái bẫy gọn: kéo điện áp gate đi xa nghe vô hại vì đường gate không tải dòng, nhưng $V_{GS}$ là hiệu của gate với source, và source thì ngồi trên đất trôi theo dòng của mọi khối. Ở $g_m/I_D=10$ , mỗi milivôn sụt đất là một phần trăm lệch dòng — một con số đủ lớn để phá matching mà DRC không hé một lời.

Lời giải không phải một mạch mới mà là một quyết định kiến trúc: ép dòng vào dây rồi soi gương ngay tại khối, để cặp diode–gương chung một đất cục bộ mà khử gradient. Thêm cascode cho khối ở xa, star ground cho mạng đất, và decap cho nút bias high-Z, là bạn có một mạng bias mà độ chính xác không phụ thuộc vào việc bandgap nằm cách đó bao xa. Đó cũng là một cái nhìn nhỏ về cả họ mạch hạ tầng: chúng không nằm trên đường tín hiệu, nhưng quyết định đường tín hiệu chạy tốt tới đâu.

Tham khảo

Behzad Razavi, Design of Analog CMOS Integrated Circuits (2nd ed.), chương current mirrors & biasing — nguồn cho quan hệ $V_{GS}$ / $g_m$ và cascode.
R. Jacob Baker, CMOS: Circuit Design, Layout, and Simulation (4th ed.) — biasing và ảnh hưởng layout tới mạng bias; cùng khung với bài supply-independent bias (§20).
Boris Murmann, gm/ID Starter Kit — bộ dữ liệu BSIM 180nm cho mọi con số trong bài ( $g_m/I_D$ , $V^\star$ , $r_o$ ); cùng nguồn với gm/ID Calculator.
Cùng loạt & liên quan: Constant-gm bias (sinh ra $I_{ref}$ ) · 5 kiểu current mirror (đánh đổi $R_{out}$ /headroom, cascode) · Gương dòng mismatch qua layout (IR drop cục bộ đo bằng PEX thật) · Power-on reset.