Layout LSI – Tại Sao Lại Có Những Rule Kỳ Lạ Đó?

Bạn biết rule, bạn fix violation, bạn pass DRC – nhưng nếu ai hỏi tại sao rule đó tồn tại, bạn lại không trả lời được. Điều đó hoàn toàn bình thường.

DRM (Design Rule Manual) — tài liệu quy định toàn bộ các rule hình học của một quy trình sản xuất — không giải thích lý do. Tool chỉ báo pass/fail. Không ai dạy phần này trong trường.

Bài này cố gắng lấp vào chỗ đó — chỉ với những hiện tượng cơ bản nhất. Mỗi process thực tế sẽ có thêm hàng chục rule khác, nhưng phần lớn đều bắt nguồn từ các cơ chế vật lý tương tự.

Nội dung bài:

Off-Grid — giới hạn cơ học của máy photolithography
CMP Dishing — tại sao mật độ kim loại phải đồng đều
Antenna Effect — điện tích tích tụ trong quá trình sputtering
Electromigration — dây dẫn tự đứt theo thời gian
LVS — tại sao cần tool riêng để verify kết nối

Off-Grid — Máy in quang không đọc được số lẻ

Rule: Mọi tọa độ trong layout phải là bội số của manufacturing grid (thường 0.001–0.005 µm tùy node).

Tại sao?

Hãy hình dung máy photolithography như một cái máy in cực kỳ chính xác, nhưng stage của nó dịch chuyển theo từng bước cơ học cố định — không liên tục. Nếu bạn yêu cầu nó in một cạnh ở 0.105 µm trong khi bước nhảy là 0.1 µm, nó sẽ tự làm tròn về 0.1 µm hoặc lên 0.2 µm. Kết quả là kích thước thực trên chip lệch so với ý đồ thiết kế.

Với hầu hết các dimension, sai lệch nhỏ này không gây hại. Nhưng với critical layer như poly gate hay active, sai vài nanomét có thể khiến hai feature vô tình chạm nhau — hoặc khe hở giữa hai dây bị hẹp đến mức không đáng tin cậy về mặt yield.

Off-grid thường không xuất hiện khi mình tự vẽ từ đầu. Nó hay xuất hiện khi copy cell từ PDK khác hoặc import file từ tool bên ngoài — những lúc mình ít để ý nhất.

CMP Dishing — Mài phẳng không đều vì mật độ không đồng nhất

Rule: Mật độ kim loại trên mỗi vùng diện tích nhất định phải nằm trong khoảng tối thiểu–tối đa mà DRM quy định.

Tại sao?

Sau khi lắng đọng mỗi lớp kim loại, bề mặt wafer rất nhấp nhô — chỗ có dây thì cao, chỗ trống thì thấp. Để in được lớp tiếp theo, bề mặt phải được mài phẳng bằng quy trình CMP (Chemical Mechanical Polishing): ép wafer lên tấm đệm mài có chất hóa học, rồi xoay đều.

Vấn đề là lực mài phân bố theo mật độ vật liệu bên dưới:

Vùng quá ít kim loại → mài nhanh hơn → bị lún xuống (dishing)
Vùng quá nhiều kim loại → mài chậm hơn → còn nhô lên (erosion)

Cả hai đều làm bề mặt không phẳng. Lớp metal phía trên khi lắng đọng xuống sẽ bị uốn cong, mỏng hơn ở chỗ lõm, và via bên dưới có thể không tiếp xúc đủ.

Giải pháp là chèn dummy metal để san mật độ. Hầu hết EDA tool có thể tự động làm việc này.

Với mạch analog và mixed-signal, đây là điểm cần đặc biệt chú ý: dummy metal đặt gần inductor hoặc các net nhạy cảm (high-impedance node, bias line…) sẽ tạo thêm capacitance ký sinh và làm thay đổi đặc tính mạch so với kết quả mô phỏng. Hầu hết PDK cho phép dùng layer Dummy Exclusion để chỉ định vùng cấm chèn dummy — đây là thứ mình sẽ dùng thường xuyên nếu làm AMS layout.

Antenna Effect — Điện tích tích tụ không có chỗ thoát

Rule: Tỷ lệ diện tích kim loại kết nối vào gate (antenna ratio) không được vượt giới hạn trong DRM.

Tại sao?

Các lớp kim loại được hình thành từng lớp một từ dưới lên, bằng cách bắn ion trong môi trường plasma (sputtering). Trong quá trình đó, các ion dương tích tụ trên bất kỳ vật dẫn nào tiếp xúc với plasma — bao gồm cả các đường dây kim loại đang được hình thành.

Khi lớp M1 xong, lớp M2 chưa có — nhưng các đường dây M1 đã mang điện tích. Nếu đường dây đó nối vào gate của transistor, và gate oxide chỉ dày vài angstrom, điện tích tích tụ sẽ tạo ra điện trường đủ lớn để đánh thủng oxide vĩnh viễn — ngay trong fab, trước khi chip về đến tay mình.

Lý do gọi là “antenna” vì đường dây dài hoạt động như anten thu điện tích từ plasma: dây càng dài, diện tích bề mặt càng lớn, điện tích tích tụ càng nhiều. Đó là lý do DRM giới hạn tỷ lệ diện tích dây / diện tích gate.

Electromigration — Electron đẩy nguyên tử ra khỏi chỗ

Rule: Mật độ dòng điện trên dây kim loại không được vượt giới hạn mA/µm trong DRM.

Tại sao?

Kim loại dẫn điện vì electron tự do di chuyển qua mạng tinh thể nguyên tử. Ở mật độ dòng bình thường, nguyên tử đứng yên và electron chạy qua. Nhưng khi dòng quá lớn, electron va chạm đủ mạnh để truyền động lượng cho nguyên tử, khiến chúng dần di dịch theo hướng dòng điện — đây là electromigration.

Hệ quả sau hàng trăm đến hàng nghìn giờ hoạt động:

Nơi nguyên tử rời đi → hình thành void → dây bị đứt
Nơi nguyên tử tích tụ → hình thành hillock → có thể chạm sang dây bên cạnh

Đây là failure mode theo thời gian — chip chạy tốt lúc đầu, rồi bắt đầu hỏng dần. EM đặc biệt nghiêm trọng ở nhiệt độ cao vì nguyên tử dễ dịch chuyển hơn, đó là lý do stress test EM thường chạy ở 100–125°C.

Ngoài dây dẫn, via cũng có giới hạn dòng riêng — thường cần stack nhiều via khi cần tải dòng lớn.

LVS — Hình vẽ đẹp chưa đủ, phải đúng về điện

Rule: Netlist trích xuất từ layout phải match hoàn toàn với netlist từ schematic.

Tại sao cần tool riêng?

Vì layout không phải schematic. Layout là tập hợp các hình học — polygon, rectangle — trên nhiều lớp vật liệu. Không có khái niệm “net” hay “transistor” ở cấp độ hình học thuần túy.

LVS tool đọc hình học đó, nhận diện các vùng giao nhau giữa các layer (poly giao active → transistor; via giữa M1 và M2 → kết nối), rồi dựng lại netlist để so sánh với schematic.

Nếu không có LVS, mình có thể tin layout “trông đúng” trong khi thực ra hai net đang bị short vì một đường poly vô tình kéo dài qua vùng active của transistor bên cạnh — điều hoàn toàn không nhìn thấy bằng mắt thường.

LVS chỉ kiểm tra kết nối — pass LVS có nghĩa là layout “đúng về mặt điện học”, không có nghĩa là layout “tốt”.

Một layout tốt là layout được làm theo đúng yêu cầu của mạch nguyên lý: chỗ nào cần matching thì dùng common-centroid, chỗ nào nhạy cảm với noise thì shield, chỗ nào cần low-resistance thì tăng chiều rộng dây. Những quyết định đó không có trong DRC hay LVS — chúng đến từ sự hiểu biết về mạch — và đây chính là điểm phân biệt giữa kỹ sư layout giỏi và kỹ sư layout bình thường.

Hiệu năng thực tế được kiểm tra qua LPE (Layout Parasitic Extraction) và post-layout simulation, không phải qua LVS.

Tóm lại

Thuật ngữ	Nguyên nhân vật lý	Hệ quả nếu vi phạm
Off-grid	Giới hạn cơ học của stage photolithography	Feature bị dịch vị trí, kích thước sai
CMP Dishing	Lực mài không đồng đều theo mật độ kim loại	Bề mặt lõm, via hở, lớp trên mỏng không đều
Antenna Effect	Điện tích tích tụ từ plasma trong sputtering	Gate oxide bị đánh thủng ngay trong fab
Electromigration	Electron va chạm và đẩy nguyên tử kim loại	Dây đứt hoặc chập sau thời gian dài hoạt động
LVS	Layout là hình học, không phải netlist	Short/open không nhìn thấy bằng mắt thường

Lần sau khi DRC báo violation, thử hỏi thêm một câu: “Rule này đang bảo vệ mình khỏi vấn đề vật lý nào?” Câu hỏi đó sẽ giúp nhớ rule lâu hơn nhiều so với việc học thuộc lòng con số.

Tham khảo

*Toru Nakura, LSI Design Common Sense Lecture — Nguồn chính cho bài này. Giải thích rất trực quan các khái niệm layout và verification từ góc nhìn engineer thực chiến, không nặng lý thuyết.
Kahng et al., VLSI Physical Design: From Graph Partitioning to Timing Closure, Chương 2–3 — Phần DRC và CMP density rule được giải thích có derivation rõ ràng hơn, phù hợp nếu muốn đào sâu hơn sau khi đọc bài này.